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1. (WO2008062225) PROTECTION DE LA COHÉRENCE DE MÉMOIRE DANS UN SYSTÈME INFORMATIQUE MULTI-PROCESSEUR
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/2008/062225 N° de la demande internationale : PCT/GB2007/050700
Date de publication : 29.05.2008 Date de dépôt international : 20.11.2007
CIB :
G06F 9/50 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
9
Dispositions pour la commande par programme, p.ex. unité de commande
06
utilisant un programme emmagasiné, c. à. d. utilisant une unité de stockage interne de l'équipement de traitement de données pour recevoir et conserver le programme
46
Dispositions pour la multiprogrammation
50
Allocation de ressources, p.ex. de l'unité centrale de traitement (UCT)
Déposants :
TRANSITIVE LIMITED [GB/GB]; 5th Floor Alder Castle, 10 Noble Street London EC2V 7QJ, GB (AllExceptUS)
DANKEL, Gisle [NO/GB]; GB (UsOnly)
NORTH, Geraint [GB/GB]; GB (UsOnly)
HOWSON, Miles [GB/GB]; GB (UsOnly)
BARRACLOUGH, Gavin [GB/GB]; GB (UsOnly)
Inventeurs :
DANKEL, Gisle; GB
NORTH, Geraint; GB
HOWSON, Miles; GB
BARRACLOUGH, Gavin; GB
Mandataire :
ROBINSON, Ian; Appleyard Lees 15 Clare Road Halifax Yorkshire HX1 2HY, GB
Données relatives à la priorité :
0623276.322.11.2006GB
60/879,83411.01.2007US
Titre (EN) MEMORY CONSISTENCY PROTECTION IN A MULTIPROCESSOR COMPUTING SYSTEM
(FR) PROTECTION DE LA COHÉRENCE DE MÉMOIRE DANS UN SYSTÈME INFORMATIQUE MULTI-PROCESSEUR
Abrégé :
(EN) A method and apparatus to protect memory consistency in a multiprocessor computing system (10) are described, in particular relating to program code conversion such as dynamic binary translation. The exemplary multiprocessor computing system (10) provides a memory (18) and a plurality of processors (13a, 13b) and a controller/translator unit (19) arranged to convert subject code (17) into at least first and second target code portions (21a, 21b) executable on the plurality of processors (13a, 13b). The controller/translator unit (19) comprises an address space allocation unit (196) to provide a plurality of virtual address space regions (181) and direct the target code portions (21a, 21b) to access the memory (18) therethough; a shared memory detection unit (197) to detect a request to access a shared memory area (182) which is accessible by both target code portions (21a, 21b) and to identify at least one group of instructions (211) in the first target code portion (21a) which access the shared memory area (182); and a memory protection unit (198) to selectively apply memory consistency protection in relation to accesses to the shared memory area (182) by the identified group of instructions (211). In one exemplary embodiment, at least a first code portion (21a) executes under a first memory consistency model. Explicit or implicit sharing memory (182) is detected and a block (211) in the first code portion (21a) containing instructions that access the shared memory area (182) is subject to the memory consistency protection to execute under a second memory consistency model when accessing the detected shared memory area (182).
(FR) La présente invention concerne un procédé et un appareil pour protéger la cohérence de mémoire dans un système informatique multi-processeur (10), notamment la conversion d'un code de programme comme une traduction binaire dynamique. Le système informatique multi-processeur de l'invention (10) contient une mémoire (18) et une pluralité de processeurs (13a, 13b), ainsi qu'une unité de traduction/contrôleur (19) placé pour convertir le code (17) en au moins une première et une seconde partie de code cible (21a, 21b) exécutables sur la pluralité de processeurs (13a, 13b). L'unité de contrôleur/traduction (19) comprend : - une unité d'allocation d'espace d'adresse (196) pour fournir une pluralité de régions d'espaces d'adresse virtuels (181) et diriger les parties de code cible (21a, 21b) pour accéder par-là à la mémoire (18), - une unité de détection de mémoire partagée (197) pour détecter une requête d'accès à une zone de mémoire partagée (182), accessible par les parties de code cible (21a, 21b) et pour identifier au moins un groupe d'instructions (211) dans la première partie de code cible (21a) qui accède à la zone de mémoire partagée (182), - une unité de protection de mémoire (198) pour appliquer de manière sélective une protection de cohérence de mémoire en rapport avec des accès à une zone de mémoire partagée (182) par le groupe d'instructions identifié (211). Dans un mode de réalisation, au moins une première partie de code (21a) s'exécute sous un premier modèle de cohérence de mémoire. Une mémoire de partage explicite ou implicite (182) est détectée et un bloc (211) dans la première partie de code (21a) contenant des instructions qui accèdent à une zone de mémoire partagée (182) est soumis à la protection de cohérence de mémoire pour s'exécuter sous un second modèle de cohérence de mémoire lors de l'accès à la zone de mémoire partagée détectée (182).
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États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Langue de publication : Anglais (EN)
Langue de dépôt : Anglais (EN)
Également publié sous:
KR1020090115118EP2097817JP2010510599CN101542441