Certains contenus de cette application ne sont pas disponibles pour le moment.
Si cette situation persiste, veuillez nous contacter àObservations et contact
1. (WO2008059686) PROCÉDÉ DE TRAITEMENT DE SUBSTRAT ET SYSTÈME DE TRAITEMENT DE SUBSTRAT
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/2008/059686 N° de la demande internationale : PCT/JP2007/070185
Date de publication : 22.05.2008 Date de dépôt international : 16.10.2007
CIB :
H01L 21/027 (2006.01) ,H01L 21/67 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
02
Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
027
Fabrication de masques sur des corps semi-conducteurs pour traitement photolithographique ultérieur, non prévue dans le groupe H01L21/18 ou H01L21/34187
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
67
Appareils spécialement adaptés pour la manipulation des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide pendant leur fabrication ou leur traitement; Appareils spécialement adaptés pour la manipulation des plaquettes pendant la fabrication ou le traitement des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide ou de leurs composants
Déposants :
東京エレクトロン株式会社 TOKYO ELECTRON LIMITED [JP/JP]; 〒1078481 東京都港区赤坂五丁目3番6号 Tokyo 3-6, Akasaka 5-chome, Minato-ku, Tokyo 1078481, JP (AllExceptUS)
山本 雄一 YAMAMOTO, Yuichi [JP/JP]; JP (UsOnly)
Inventeurs :
山本 雄一 YAMAMOTO, Yuichi; JP
Mandataire :
吉武 賢次 YOSHITAKE, Kenji; 〒1000005 東京都千代田区丸の内三丁目2番3号 富士ビル323号 協和特許法律事務所 Tokyo Kyowa Patent & Law Office, Room 323, Fuji Bldg. 2-3, Marunouchi 3-chome, Chiyoda-ku Tokyo 1000005, JP
Données relatives à la priorité :
2006-30738814.11.2006JP
Titre (EN) SUBSTRATE PROCESSING METHOD AND SUBSTRATE PROCESSING SYSTEM
(FR) PROCÉDÉ DE TRAITEMENT DE SUBSTRAT ET SYSTÈME DE TRAITEMENT DE SUBSTRAT
(JA) 基板処理方法及び基板処理システム
Abrégé :
(EN) Deterioration of throughput of a device in lithography process due to microminiaturization is prevented, cost is reduced and patterning dimensional accuracy is improved for microminiaturization. A substrate processing method has a lithography process of forming a prescribed pattern on a semiconductor wafer (W) by a substrate processing system by performing at least lithography steps, such as resist coating (COT), exposure (EXP), post-exposure heat treatment (PEB) and development (DEV),; an etching (ET) process wherein the developed pattern is used as a mask; and a measuring process of measuring the line width of a pattern. Based on the measurement information obtained by the measuring process, exposure correction for exposure in second and subsequent lithography process, temperature correction for post-exposure heat treatment and/or etching correction for the etching process are performed.
(FR) La détérioration du débit d'un dispositif compris dans un procédé de lithographie en raison d'une micro miniaturisation est évitée, le coût de la microminiaturisation est réduit et la précision dimensionnelle de ses motifs est améliorée. Le procédé de traitement de substrat comporte un procédé de lithographie consistant à former un motif prescrit sur une plaque semi-conductrice (W) par un système de traitement de substrat en effectuant minimalement certaines étapes de lithographie, telles qu'un revêtement de résist (COT), une exposition (EXP), un traitement thermique après exposition (PEB) et un développement (DEV) ; un procédé d'attaque (ET) dans lequel le motif développé est utilisé en tant que masque ; et un procédé de mesure consistant à mesurer la largeur de ligne d'un motif. A partir des informations de mesure obtenues par le procédé de mesure, une correction d'exposition pour une exposition dans un second procédé de lithographie et dans les procédés ultérieurs, une correction de température pour un traitement thermique après exposition et/ou une correction d'attaque pour le procédé d'attaque sont réalisées.
(JA)  デバイスの微細化に伴うリソグラフィ工程のスループットの低下防止及びコストの低廉化を図ると共に、微細化におけるパターニング寸法精度の向上を図れるようにすること。  基板処理システムによって半導体ウエハWに、少なくともレジスト塗布処理(COT),露光処理(EXP),露光後の加熱処理(PEB)及び現像処理(DEV)等のリソグラフィ処理を施して所定のパターンを形成するリソグラフィ工程と、現像処理後のパターンをマスクとするエッチング(ET)工程と、パターンの線幅を測定する測定工程と、を有し、測定工程で測定された測定情報に基づいて、2回目以降のリソグラフィ工程の露光処理における露光補正,露光後の加熱処理における温度補正及び/又はエッチング工程におけるエッチング補正を行う。
front page image
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Langue de publication : Japonais (JA)
Langue de dépôt : Japonais (JA)
Également publié sous:
KR1020090089288