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1. (WO2008057371) CONNECTEUR DE COMMUTATEUR NON VOLATIL DE CHARGE DE DÉROUTEMENT POUR UNE LOGIQUE PROGRAMMABLE
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/2008/057371 N° de la demande internationale : PCT/US2007/023050
Date de publication : 15.05.2008 Date de dépôt international : 01.11.2007
CIB :
G06F 13/00 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
13
Interconnexion ou transfert d'information ou d'autres signaux entre mémoires, dispositifs d'entrée/sortie ou unités de traitement
Déposants :
GUMBO LOGIC, INC [US/US]; 11441 NW Valley Vista Road Hillsboro, OR 97124, US (AllExceptUS)
OGURA, Tomoko [US/US]; US (UsOnly)
OGURA, Seiki [JP/US]; US (UsOnly)
OGURA, Nori [US/US]; US (UsOnly)
Inventeurs :
OGURA, Tomoko; US
OGURA, Seiki; US
OGURA, Nori; US
Mandataire :
ACKERMAN, Stephen, B.; Saile Ackerman LLC 28 Davis Avenue Poughkeepsie, NY 12603, US
Données relatives à la priorité :
60/856,05301.11.2006US
Titre (EN) TRAP-CHARGE NON-VOLATILE SWITCH CONNECTOR FOR PROGRAMMABLE LOGIC
(FR) CONNECTEUR DE COMMUTATEUR NON VOLATIL DE CHARGE DE DÉROUTEMENT POUR UNE LOGIQUE PROGRAMMABLE
Abrégé :
(EN) A nonvolatile trap charge storage cell selects a logic interconnect transistor uses in programmable logic applications, such as FPGA. The nonvolatile trap charge element is an insulator located under a control gate and above an oxide on the surface of a semiconductor substrate. The preferred embodiment is an integrated device comprising a word gate portion sandwiched between two nonvolatile trap charge storage portions, wherein the integrated device is connected between a high bias, a low bias and an output. The output is formed by a diffusion connecting to the channel directly under the word gate portion. The program state of the two storage portions determines whether the high bias or the low bias is coupled to a logic interconnect transistor connected to the output diffusion.
(FR) Une cellule de mémoire de charge de déroutement non volatile sélectionne un transistor d'interconnexion logique qui est utilisé dans des applications logiques programmables, telles que le réseau FPGA. L'élément de charge de déroutement non volatil est un insolant situé sous une porte de commande et au-dessus d'un oxyde sur la surface d'un substrat semi-conducteur. Le mode de réalisation préféré est un dispositif intégré comprenant une partie de porte de mot prise en sandwich entre deux parties de mémoire de charge de déroutement non volatile, lequel dispositif intégré est connecté entre une haute polarisation, une faible polarisation et une sortie. La sortie est formée par une diffusion se connectant au canal directement sous la partie de porte de mot. L'état de programme des deux parties de mémoire détermine si la haute polarisation ou la faible polarisation est couplée à un transistor d'interconnexion logique connecté à la diffusion de sortie.
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États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)
Also published as:
EP2084613JP2010508768CN101617300