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1. (WO2008056609) CIRCUIT DE TEST EN PARALLÈLE ET PROCÉDÉ ET DISPOSITIF SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/2008/056609 N° de la demande internationale : PCT/JP2007/071400
Date de publication : 15.05.2008 Date de dépôt international : 02.11.2007
CIB :
G01R 31/28 (2006.01)
G PHYSIQUE
01
MÉTROLOGIE; ESSAIS
R
MESURE DES VARIABLES ÉLECTRIQUES; MESURE DES VARIABLES MAGNÉTIQUES
31
Dispositions pour vérifier les propriétés électriques; Dispositions pour la localisation des pannes électriques; Dispositions pour l'essai électrique caractérisées par ce qui est testé, non prévues ailleurs
28
Essai de circuits électroniques, p.ex. à l'aide d'un traceur de signaux
Déposants :
日本電気株式会社 NEC CORPORATION [JP/JP]; 〒1088001 東京都港区芝五丁目7番1号 Tokyo 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001, JP (AllExceptUS)
水野 正之 MIZUNO, Masayuki [JP/JP]; JP (UsOnly)
Inventeurs :
水野 正之 MIZUNO, Masayuki; JP
Mandataire :
加藤 朝道 KATO, Asamichi; 〒2220033 神奈川県横浜市港北区新横浜3丁目20番12号 ダヴィンチ望星7階 加藤内外特許事務所 Kanagawa c/o A. Kato & Associates, daVinci BOSEI 7th Floor 20-12 Shin-Yokohama 3-chome, Kohoku-ku, Yokohama-shi, Kanagawa 2220033, JP
Données relatives à la priorité :
2006-30507410.11.2006JP
2007-25058427.09.2007JP
Titre (EN) PARALLEL TEST CIRCUIT AND METHOD AND SEMICONDUCTOR DEVICE
(FR) CIRCUIT DE TEST EN PARALLÈLE ET PROCÉDÉ ET DISPOSITIF SEMI-CONDUCTEUR
(JA) 並列テスト回路と方法並びに半導体装置
Abrégé :
(EN) It is possible to provide a test circuit and a method and a semiconductor device which eliminates the increase of the number of I/O ports required for a tester when the number of devices under test to be subjected to a parallel test is increased. The test circuit includes: a first transfer circuit formed by flip-flops (11-1, 11-2, 11-3, ...) for successively transferring a data pattern in accordance with a clock cycle. Among a plurality of chips-to-be-measured (10-1, 10-2, 10-3, ...), a data pattern from the tester (1) is supplied to the initial stage chip-to-be-measured (10-1) while the output data from corresponding stage of the first transfer circuit are supplied to the remaining chips-to-be-measured (10-2, 10-3, ...). The test circuit further includes: a second transfer circuit formed by flip-flops (12-1, 12-2, 12-3, ...) for successively transferring the output from the initial stage chip-to-be-measured (10-1) as an expectation value pattern in accordance with the clock cycle; and comparators (14-1, 14-2, ...) for comparing the output data from the chip-to-be-measured to the expectation value data from the corresponding stage of the second transfer circuit for each of the remaining chips-to-be-measured (10-2, 10-3, ...), thereby performing a parallel test of the plurality of chips-to-be-measured.
(FR) La présente invention concerne un circuit de test et un procédé et un dispositif semi-conducteur qui élimine l'augmentation du nombre de ports I/E requis pour un testeur lorsque le nombre de dispositifs en cours de test devant être soumis à un test en parallèle est augmenté. Le circuit de test comprend : un premier circuit de transfert formé par des bascules (11-1, 11-2, 11-3, ...) pour transférer successivement un motif de données conformément à un cycle d'horloge. Parmi une pluralité de puces devant être mesurées (10-1, 10-2, 10-3, ...), un motif de données provenant d'un testeur (1) est fourni à la puce à mesurer (10-1) de l'étape initiale, tandis que les données de sortie provenant de l'étape correspondante du premier circuit de transfert sont fournies aux puces devant être mesurées restantes (10-2, 10-3, ...). Le circuit de test comprend en outre : un second circuit de transfert formé par des bascules (12-1, 12-2, 12-3, ...) pour transférer successivement la sortie provenant de la puce devant être mesurée de l'étape initiale (10-1) sous forme de motif de valeur attendu conformément au cycle d'horloge ; et des comparateurs (14-1, 14-2, ...) pour comparer les données de sortie provenant de la puce devant être mesurée aux données de valeur attendue provenant de l'étape correspondante du second circuit de transfert pour chacune des puces devant être mesurées restantes (10-2, 10-3, ...), effectuant, de ce fait, un test en parallèle de la pluralité des puces devant être mesurées.
(JA)  本発明は並列試験される被試験デバイスを増やしても、テスタに必要な入出力ポートの数の増大を回避するテスト回路と方法、及び半導体装置を提供する。データパタンをクロックサイクルに応じて順次転送する、フリップフロップ11-1、11-2、11-3、・・・よりなる第1の転送回路を備え、複数の被測定チップ10-1、10-2、10-3、・・・のうち初段の被測定チップ10-1には、テスタ1からのデータパタンが供給され、残りの被測定チップ10-2、10-3、・・・には、第1の転送回路の対応する段からの出力データが供給され、初段の被測定チップ10-1からの出力を期待値パタンとして、クロックサイクルに応じて順次転送するフリップフロップ12-1、12-2、12-3、・・・よりなる第2の転送回路を備え、残りの被測定チップ10-2、10-3の各々に対して、前記被測定チップの出力データと前記第2の転送回路の対応する段からの期待値データとを比較する比較器14-1、14-2、・・・を備え、複数の被測定チップの並列テストを行う。
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Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Langue de publication : Japonais (JA)
Langue de dépôt : Japonais (JA)
Également publié sous:
EP2088442EP2088442US20100052724JP5446268