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1. (WO2008056468) CIRCUIT INTÉGRÉ À SEMICONDUCTEUR ET SA TECHNIQUE D'IMPLANTATION
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/2008/056468 N° de la demande internationale : PCT/JP2007/064553
Date de publication : 15.05.2008 Date de dépôt international : 25.07.2007
CIB :
H03K 19/0175 (2006.01) ,G06F 1/12 (2006.01) ,H01L 21/82 (2006.01) ,H01L 21/822 (2006.01) ,H01L 27/04 (2006.01)
H ÉLECTRICITÉ
03
CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
K
TECHNIQUE DE L'IMPULSION
19
Circuits logiques, c. à d. ayant au moins deux entrées agissant sur une sortie; Circuits d'inversion
0175
Dispositions pour le couplage; Dispositions pour l'interface
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
1
Détails non couverts par les groupes G06F3/-G06F13/89
04
Génération ou distribution de signaux d'horloge ou de signaux dérivés directement de ceux-ci
12
Synchronisation des différents signaux d'horloge
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
70
Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun, ou de parties constitutives spécifiques de ceux-ci; Fabrication de dispositifs à circuit intégré ou de parties constitutives spécifiques de ceux-ci
77
Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun
78
avec une division ultérieure du substrat en plusieurs dispositifs individuels
82
pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
70
Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun, ou de parties constitutives spécifiques de ceux-ci; Fabrication de dispositifs à circuit intégré ou de parties constitutives spécifiques de ceux-ci
77
Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun
78
avec une division ultérieure du substrat en plusieurs dispositifs individuels
82
pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants
822
le substrat étant un semi-conducteur, en utilisant une technologie au silicium
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
27
Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun
02
comprenant des composants semi-conducteurs spécialement adaptés pour le redressement, l'amplification, la génération d'oscillations ou la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
04
le substrat étant un corps semi-conducteur
Déposants :
パナソニック株式会社 PANASONIC CORPORATION [JP/JP]; 5718501 大阪府門真市大字門真1006番地 Osaka 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501, JP (AllExceptUS)
中村 明博 NAKAMURA, Akihiro; null (UsOnly)
Inventeurs :
中村 明博 NAKAMURA, Akihiro; null
Mandataire :
前田 弘 MAEDA, Hiroshi; 〒5410053 大阪府大阪市中央区本町2丁目5番7号 大阪丸紅ビル Osaka Osaka-Marubeni Bldg., 5-7, Hommachi 2-chome, Chuo-ku, Osaka-shi, Osaka 5410053, JP
Données relatives à la priorité :
2006-30549510.11.2006JP
Titre (EN) SEMICONDUCTOR INTEGRATED CIRCUIT AND LAYOUT TECHNIQUE THEREOF
(FR) CIRCUIT INTÉGRÉ À SEMICONDUCTEUR ET SA TECHNIQUE D'IMPLANTATION
(JA) 半導体集積回路とそのレイアウト手法
Abrégé :
(EN) An internal circuit (151) has timing restrictions only with an internal signal transmitting/receiving circuit (102) but has no timing restrictions with an external signal receiving circuit (101). The external signal receiving circuit (101), therefore, can be laid out without any influences of the timing restrictions of the internal circuit (151). As a result, the external signal receiving circuit (101) can be laid out in such a manner that shortens the distance between the external signal receiving circuit (101) and an external clock terminal (154) and the distance between the external signal receiving circuit (101) and an external data terminal (155), while satisfying timing restrictions existing between the external signal receiving circuit (101) and the external clock terminal (154) or external data terminal (155), whereby timing restrictions occurring between an AC clock signal and an AC data signal can be easily satisfied.
(FR) Selon l'invention, un circuit interne (151) ne présente de restrictions de séquencement qu'avec un circuit d'émission / réception (102) de signaux internes mais ne présente aucune restriction de séquencement avec un circuit de réception (101) de signaux externes. Le circuit de réception (101) de signaux externes peut de ce fait être implanté sans aucune influence des restrictions de séquencement du circuit interne (151). Il en résulte que le circuit de réception (101) de signaux externes peut être implanté d'une manière qui réduit la distance entre le circuit de réception (101) de signaux externes et une borne (154) d'horloge externe, tout comme la distance entre le circuit de réception (101) de signaux externes et une borne (155) de données externes, tout en satisfaisant aux restrictions de séquencement existant entre le circuit de réception (101) de signaux externes et la borne (154) d'horloge externe ou la borne (155) de données externes, grâce à quoi les restrictions de séquencement se produisant entre un signal alternatif d'horloge et un signal alternatif de données peuvent être facilement satisfaites.
(JA)  内部回路(151)は内部信号送受信用回路(102)との間にしかタイミング制約が存在せず、外部信号受信用回路(101)との間にタイミング制約が存在しない。このため、外部信号受信用回路(101)は、内部回路(151)のタイミング制約の影響を受けないレイアウト配置が可能になる。これにより、外部信号受信用回路(101)は、外部信号受信用回路(101)と外部クロック端子(154)または外部データ端子(155)との間に存在するタイミング制約を満足できるように、外部信号受信用回路(101)と外部クロック端子(154)との距離、及び外部信号受信用回路(101)と外部データ端子(155)との距離を短くするようなレイアウトが可能になることで、ACクロック信号とACデータ信号との間に発生するタイミング制約を容易に満足できるようになる。
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États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)
Also published as:
EP2040381JPWO2008056468US20090282279CN101375503