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1. (WO2008042186) TRAITEMENT DE L'INFORMATION À L'AIDE DE PORTES BINAIRES STRUCTURÉES PAR DES TRANSISTORS DE CHUTE À SÉLECTION DE CODE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/042186    N° de la demande internationale :    PCT/US2007/020773
Date de publication : 10.04.2008 Date de dépôt international : 25.09.2007
Demande présentée en vertu du Chapitre 2 :    14.01.2008    
CIB :
G06F 7/38 (2006.01)
Déposants : LOVELL, William, S. [US/US]; (US)
Inventeurs : LOVELL, William, S.; (US)
Données relatives à la priorité :
11/542,773 02.10.2006 US
Titre (EN) INFORMATION PROCESSING USING BINARY GATES STRUCTURED BY CODE-SELECTED PASS TRANSISTORS
(FR) TRAITEMENT DE L'INFORMATION À L'AIDE DE PORTES BINAIRES STRUCTURÉES PAR DES TRANSISTORS DE CHUTE À SÉLECTION DE CODE
Abrégé : front page image
(EN)A processing space contains an array of operational transistors interconnected by circuit and signal pass transistors that when supplied with selected enable bits will structure a variety of circuits that will carry out any desired information processing A code is defined that will identify the physical locations of every transistor in the processing space, which code will enable only selected ones of the pass transistors therein so as to structure the circuits needed for any algorithm sought to be executed The circuits so structured operate independently of and in parallel with every other circuit so structured, and are restructured after each step into another group of circuits, so that almost all of the processing space can be devoted entirely to information processing The apparatus is also superscalable, meaning that an Instant Logic Apparatus could be built to have any size, speed, and level of computer power as might be desired.
(FR)Selon l'invention, un espace de traitement contient un réseau de transistors fonctionnels interconnectés par des transistors de chute de circuit et de signal qui, lorsqu'ils sont alimentés en bits de validation choisis, structurent divers circuits pouvant accomplir un quelconque traitement de l'information désiré. Le paradigme de Babbage/von Neumann, dans lequel des données sont fournies à des circuits pour leur fonctionnement, est inversé par structuration des circuits désirés au niveau des emplacements des données qui changent rapidement, afin d'éliminer le goulot d'étranglement de von Neumann et d'augmenter sensiblement la puissance de calcul du dispositif, l'appareil effectuant uniquement un traitement de l'information sans interruption sur la base d'un flux constant de données et d'un code, sans nécessité aucune d'effectuer des transferts répétitifs d'instructions et de données. Un code est défini, qui identifie les emplacements physiques de chaque transistor dans l'espace de traitement, seuls quelques-uns des transistors de chute occupant ces emplacements étant autorisés par le code à structurer les circuits requis pour un algorithme quelconque dont l'exécution est recherchée. Les circuits ainsi structurés fonctionnent indépendamment de et en parallèle avec chaque autre circuit ainsi structuré, et sont restructurés après chaque étape pour constituer un autre groupe de circuits, de sorte que la quasi-totalité de l'espace de traitement puisse être consacrée entièrement au traitement de l'information, ce qui, là encore, augmente énormément la puissance de calcul du dispositif. L'appareil est également supersclaire, ce qui signifie qu'on peut construire un appareil à logique instantanée en adaptant sa taille, sa vitesse et son niveau de puissance de calcul selon ses désirs.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)