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1. (WO2008041536) DISPOSITIF DE STOCKAGE À SEMI-CONDUCTEURS NON VOLATILE ET SON PROCÉDÉ DE FONCTIONNEMENT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/041536    N° de la demande internationale :    PCT/JP2007/068504
Date de publication : 10.04.2008 Date de dépôt international : 25.09.2007
CIB :
H01L 21/8247 (2006.01), G11C 16/04 (2006.01), H01L 27/115 (2006.01), H01L 29/788 (2006.01), H01L 29/792 (2006.01)
Déposants : RENESAS TECHNOLOGY CORP. [JP/JP]; 6-2, Otemachi 2-chome, Chiyoda-ku, Tokyo 1000004 (JP) (Tous Sauf US).
KATAYAMA, Kozo [JP/JP]; (JP) (US Seulement)
Inventeurs : KATAYAMA, Kozo; (JP)
Mandataire : FUKAMI, Hisao; Fukami Patent Office Nakanoshima Central Tower, 22nd Floor 2-7, Nakanoshima 2-chome Kita-ku, Osaka-shi, Osaka 5300005 (JP)
Données relatives à la priorité :
2006-270732 02.10.2006 JP
Titre (EN) NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD FOR OPERATING THE SAME
(FR) DISPOSITIF DE STOCKAGE À SEMI-CONDUCTEURS NON VOLATILE ET SON PROCÉDÉ DE FONCTIONNEMENT
(JA) 不揮発性半導体記憶装置およびその動作方法
Abrégé : front page image
(EN)A p-type well region (2) is formed in a major surface of a semiconductor substrate (1). An n-type impurity region (3) is formed below the p-type well region (2). A first insulating layer (6) is formed above the p-type well region (2) on the major surface of a semiconductor substrate (1). An insulating layer (7) for charge storage is formed on the first insulating layer (6). A gate electrode layer (10) is formed on the insulating layer (7) for charge storage. An erase operation is performed by generating a hot carrier by applying a forward bias to the p-type well region (2) and the n-type impurity region (3) and injecting the hot carrier into the insulating layer (7) for charge storage.
(FR)L'invention concerne un dispositif de stockage à semi-conducteurs non volatile. Ce dispositif comprend: une région de puits de type p (2) formée dans une surface principale d'un substrat semi-conducteur (1); une région à impuretés de type n (3) formée sous la région de puits de type p (2); une première couche isolante (6) formée au-dessus de la région de puits de type p (2) formée sur la surface principale du substrat semi-conducteur (1); une couche isolante (7) de stockage de charge formée sur la première couche isolante (6); et une couche d'électrode grille (10) formée sur la couche isolante (7) de stockage de charge. Pour réaliser une opération d'effacement, il suffit de produire un porteur chaud par application d'une polarisation directe à la région de puits de type p (2) et à la région à impuretés de type n (3) et à injecter le porteur chaud dans la couche isolante (7) de stockage de charge.
(JA) p型ウエル領域(2)は半導体基板(1)の主表面に形成されている。n型不純物領域(3)はp型ウエル領域(2)の下に位置している。第1の絶縁層(6)は半導体基板(1)の主表面上であってp型ウエル領域(2)上に形成されている。電荷蓄積用絶縁層(7)は第1の絶縁層(2)上に形成されている。ゲート電極層(10)は電荷蓄積用絶縁層(7)上に形成されている。p型ウエル領域(2)とn型不純物領域(3)とに順バイアスを印加することによりホットキャリアを生成して電荷蓄積用絶縁層(7)に注入することで消去動作が行なわれる。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)