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1. (WO2008041306) APPAREIL À MÉMOIRE À SEMI-CONDUCTEUR NON VOLATILE, PROCÉDÉ DE LECTURE ASSOCIÉ, PROCÉDÉ D'ÉCRITURE ASSOCIÉ ET PROCÉDÉ D'EFFACEMENT ASSOCIÉ
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/041306    N° de la demande internationale :    PCT/JP2006/319598
Date de publication : 10.04.2008 Date de dépôt international : 29.09.2006
CIB :
G11C 16/06 (2006.01), G11C 16/04 (2006.01), H01L 21/8247 (2006.01), H01L 27/10 (2006.01), H01L 27/115 (2006.01), H01L 29/788 (2006.01), H01L 29/792 (2006.01)
Déposants : FUJITSU MICROELECTRONICS LIMITED [JP/JP]; 7-1, Nishi-Shinjuku 2-chome Shinjuku-ku, Tokyo 1630722 (JP) (Tous Sauf US).
TORII, Satoshi [JP/JP]; (JP) (US Seulement)
Inventeurs : TORII, Satoshi; (JP)
Mandataire : KITANO, Yoshihito; Exceed Yotsuya 2nd Floor 9, Daikyo-cho, Shinjuku-ku, Tokyo 1600015 (JP)
Données relatives à la priorité :
Titre (EN) NONVOLATILE SEMICONDUCTOR STORAGE APPARATUS, READING METHOD THEREOF, WRITING METHOD THEREOF AND ERASING METHOD THEREOF
(FR) APPAREIL À MÉMOIRE À SEMI-CONDUCTEUR NON VOLATILE, PROCÉDÉ DE LECTURE ASSOCIÉ, PROCÉDÉ D'ÉCRITURE ASSOCIÉ ET PROCÉDÉ D'EFFACEMENT ASSOCIÉ
(JA) 不揮発性半導体記憶装置並びにその読み出し方法、書き込み方法及び消去方法
Abrégé : front page image
(EN)There are included a memory cell array (10) in which memory cells (MC) each having both a selecting transistor (ST) and a memory cell transistor (MT) are arranged in a matrix; a first column decoder (12) that controls the potentials of bit lines (BL) and source lines (SL); a first row decoder (16) that controls the potentials of first word lines (WL1); a second row decoder (14) that controls the potentials of second word lines (WL2); and a second column decoder (18) that controls the potentials of source lines (SL). The first column decoder comprises a circuit having a lower withstand voltage than the first row decoder and the second column decoder, while the second row decoder comprises a circuit having a lower withstand voltage than the first row decoder and the second column decoder. The bit lines, the source lines and the second word lines each can be controlled at a high speed, so that information written in the memory cell transistors can be read at a high speed.
(FR)L'invention concerne un réseau de cellules de mémoire (10) dans lequel les cellules de mémoire (MC), dont chacune comprend un transistor de sélection (ST) et un transistor de cellule de mémoire (MT), sont agencées en une matrice. Elle concerne également un premier décodeur de colonne (12) contrôlant les potentiels de lignes de bits (BL) et de lignes de source (SL), un premier décodeur de rangée (16) contrôlant les potentiels de premières lignes de mots (WL1), un second décodeur de rangée (14) contrôlant les potentiels de secondes lignes de mots (WL2), et un second décodeur de colonne (18) contrôlant les potentiels de lignes de source (SL). Le premier décodeur de colonne comprend un circuit présentant une tension de tenue inférieure à celle du premier décodeur de rangée et du second décodeur de colonne. Le second décodeur de rangée comprend un circuit présentant une tension de tenue inférieure à celle du premier décodeur de rangée et du second décodeur de colonne. Les lignes de bits, les lignes de source et les secondes lignes de mots peuvent être contrôlées à une vitesse élevée, de façon que les informations écrites dans les transistors des cellules de mémoire puissent être lues à une vitesse élevée.
(JA) 選択トランジスタSTとメモリセルトランジスタMTとを有するメモリセルMCが、マトリクス状に配列されて成るメモリセルアレイ10と、ビット線BL及びソース線SLの電位を制御する第1の列デコーダ12と、第1のワード線WL1の電位を制御する第1の行デコーダ16と、第2のワード線WL2の電位を制御する第2の行デコーダ14と、ソース線SLの電位を制御する第2の列デコーダ18とを有し、第1の列デコーダは、第1の行デコーダ及び第2の列デコーダより耐圧の低い回路により構成されており、第2の行デコーダは、第1の行デコーダ及び第2の列デコーダより耐圧の低い回路により構成されている。ビット線とソース線と第2のワード線とが高速で制御され得るため、メモリセルトランジスタに書き込まれた情報を高速で読み出すことができる。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)