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1. (WO2008038594) CIRCUIT À RETARD, CIRCUIT À GIGUE ET TESTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/038594    N° de la demande internationale :    PCT/JP2007/068423
Date de publication : 03.04.2008 Date de dépôt international : 21.09.2007
CIB :
H03K 5/13 (2006.01), G01R 31/08 (2006.01)
Déposants : ADVANTEST CORPORATION [JP/JP]; 1-32-1, Asahi-cho, Nerima-ku, Tokyo 1790071 (JP) (Tous Sauf US).
ICHIYAMA, Kiyotaka [JP/JP]; (JP) (US Seulement).
ISHIDA, Masahiro [JP/JP]; (JP) (US Seulement).
YAMAGUCHI, Takahiro [JP/JP]; (JP) (US Seulement)
Inventeurs : ICHIYAMA, Kiyotaka; (JP).
ISHIDA, Masahiro; (JP).
YAMAGUCHI, Takahiro; (JP)
Mandataire : RYUKA, Akihiro; 5F, Shinjuku Square Tower 22-1, Nishi-Shinjuku 6-chome, Shinjuku-ku Tokyo 1631105 (JP)
Données relatives à la priorité :
11/535,296 26.09.2006 US
Titre (EN) DELAY CIRCUIT, JIGGER-APLLIED CIRCUIT, AND TESTER
(FR) CIRCUIT À RETARD, CIRCUIT À GIGUE ET TESTEUR
(JA) 遅延回路、ジッタ印加回路、及び試験装置
Abrégé : front page image
(EN)A delay circuit for delaying and outputting a given input signal comprises a first delay portion for delaying the input signal by the amount of a delay corresponding to a supplied delay control signal, a second delay portion for further delaying the input signal delayed by the first delay portion by the amount of the delay corresponding to the supplied delay control signal, and a delay setting portion for supplying the delay control signal to the first delay portion, delaying the delay control signal, and supplying it to the second delay portion.
(FR)L'invention concerne un circuit à retard destiné à retarder et à restituer un signal d'entrée donné et comprenant une première section à retard pour retarder le signal d'entrée d'une quantité d'un retard correspondant à un signal de commande de retard fourni, une seconde section à retard pour retarder encore plus le signal d'entrée retardé par la première section à retard d'une quantité de retard correspondant au signal de commande de retard fourni et une section de définition de retard pour envoyer le signal de commande de retard à la première section à retard, retarder le signal de commande de retard et l'envoyer à la seconde section à retard.
(JA) 与えられる入力信号を遅延して出力する遅延回路であって、前記入力信号を、供給される遅延制御信号に応じた遅延量で遅延させる第1の遅延部と、前記第1の遅延部により遅延された前記入力信号を、供給される遅延制御信号に応じた遅延量で更に遅延させる第2の遅延部と、前記第1の遅延部に遅延制御信号を供給し、前記遅延制御信号を遅延させて前記第2の遅延部に供給する遅延設定部とを備える遅延回路を提供する。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)