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1. (WO2008024973) CIRCUIT DE FIXATION DE NIVEAU DE DÉCHARGE ÉLECTROSTATIQUE À CANAL N AVEC DES PERFORMANCES AMÉLIORÉES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/024973    N° de la demande internationale :    PCT/US2007/076763
Date de publication : 28.02.2008 Date de dépôt international : 24.08.2007
CIB :
H01L 27/02 (2006.01), H03K 19/003 (2006.01)
Déposants : QUALCOMM INCORPORATED [US/US]; Attn: International Ip Administration, 5775 Morehouse Drive, San Diego, California 92121 (US) (Tous Sauf US).
WORLEY, Eugene [US/US]; (US) (US Seulement).
MOHAN, Vivek [IN/US]; (US) (US Seulement).
JALILIZEINALI, Reza [US/US]; (US) (US Seulement)
Inventeurs : WORLEY, Eugene; (US).
MOHAN, Vivek; (US).
JALILIZEINALI, Reza; (US)
Mandataire : BACHAND, Richard, A.; 5775 Morehouse Drive, San Diego, California 92121 (US)
Données relatives à la priorité :
60/840,275 24.08.2006 US
11/738,336 20.04.2007 US
Titre (EN) N-CHANNEL ESD CLAMP WITH IMPROVED PERFORMANCE
(FR) CIRCUIT DE FIXATION DE NIVEAU DE DÉCHARGE ÉLECTROSTATIQUE À CANAL N AVEC DES PERFORMANCES AMÉLIORÉES
Abrégé : front page image
(EN)An electrostatic discharge (ESD) protection circuit uses two N-channel field effect transistors (NFETs) to conduct ESD current from a first to a second supply node. During the ESD event, an ESD detection circuit couples the gates of both NFETs to the first supply node through separate conductive paths. In one novel aspect, an RC trigger circuit includes a capacitance that is charged through a resistance. The resistance involves a P-channel transistor whose gate is coupled to the gate of the second NFET. During a normal power-up condition, the P-channel transistor is conductive, thereby preventing the RC trigger from triggering if the supply voltage VDD were to rise rapidly. In another novel aspect, a novel level-shifting inverter drives the second NFET. The level-shifting inverter uses a pull down resistor to avoid snap-back and also isolates the gate of the second NFET from a capacitively loaded third supply node.
(FR)L'invention concerne un circuit de protection contre les décharges électrostatiques (ESD) qui utilise deux transistors à effet de champ à canal N (NFET) afin de conduire le courant de la décharge électrostatique depuis un premier jusqu'à un second nœud d'alimentation. Pendant l'apparition de la décharge électrostatique, un circuit de détection de décharge électrostatique relie les grilles des deux transistors NFET au premier nœud d'alimentation par l'intermédiaire de lignes conductrices séparées. Selon un aspect novateur, un circuit de déclenchement RC inclut une capacité qui est chargée au travers d'une résistance. La résistance met en jeu un transistor à canal P dont la grille est reliée à la grille du second transistor NFET. Pendant un état normal de mise sous tension, le transistor à canal P est conducteur, ce qui empêche ainsi le circuit de déclenchement RC de se déclencher si la tension d'alimentation VDD devait croître rapidement. Selon un autre aspect novateur, un inverseur à décalage de niveau novateur attaque le second transistor NFET. L'inverseur à décalage de niveau utilise une résistance d'excursion basse afin d'éviter un phénomène de 'snap-back', et il isole également la grille du second transistor NFET d'un troisième nœud d'alimentation chargé par une capacité.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)