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1. (WO2008023576) ÉLÉMENT DE TRAITEMENT, SYSTÈME DE PROCESSEUR PARALLÈLE EN MODE MIXTE, PROCÉDÉ POUR ÉLÉMENT DE TRAITEMENT, PROCÉDÉ POUR PROCESSEUR PARALLÈLE EN MODE MIXTE, PROGRAMME POUR ÉLÉMENT DE TRAITEMENT, ET PROGRAMME POUR PROCESSEUR PARALLÈLE EN MODE MIXTE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/023576    N° de la demande internationale :    PCT/JP2007/065620
Date de publication : 28.02.2008 Date de dépôt international : 09.08.2007
CIB :
G06F 15/80 (2006.01), G06F 12/08 (2006.01)
Déposants : NEC CORPORATION [JP/JP]; 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001 (JP) (Tous Sauf US).
KYO, Shorin [JP/JP]; (JP) (US Seulement)
Inventeurs : KYO, Shorin; (JP)
Mandataire : KATO, Asamichi; c/o A. Kato & Associates daVinci BOSEI 7th Floor 20-12, Shin-Yokohama 3-chome Kohoku-ku, Yokohama-shi Kanagawa 2220033 (JP)
Données relatives à la priorité :
2006-225963 23.08.2006 JP
Titre (EN) PROCESSING ELEMENT, MIXED MODE PARALLEL PROCESSOR SYSTEM, PROCESSING ELEMENT METHOD, MIXED MODE PARALLEL PROCESSOR METHOD, PROCESSING ELEMENT PROGRAM, AND MIXED MODE PARALLEL PROCESSOR PROGRAM
(FR) ÉLÉMENT DE TRAITEMENT, SYSTÈME DE PROCESSEUR PARALLÈLE EN MODE MIXTE, PROCÉDÉ POUR ÉLÉMENT DE TRAITEMENT, PROCÉDÉ POUR PROCESSEUR PARALLÈLE EN MODE MIXTE, PROGRAMME POUR ÉLÉMENT DE TRAITEMENT, ET PROGRAMME POUR PROCESSEUR PARALLÈLE EN MODE MIXTE
(JA) プロセシングエレメント、混合モード並列プロセッサシステム、プロセシングエレメント方法、混合モード並列プロセッサ方法、プロセシングエレメントプログラム、および、混合モード並列プロセッサプログラム
Abrégé : front page image
(EN)It is possible to realize a mixed mode parallel processor system not causing performance lowering during an SIMD process without significantly increasing the circuit scale. N pieces of processing element PE capable of performing SIMD operation are grouped into M (= N/S) pieces of processing unit PU which perform MIMD operation. During the MIMD operation, P (P < S) pieces out of S memories belonging to respective PE in PU operate as a command cache and causing the remaining memory as a data memory or a data cache. Moreover, among the S sets of general-purpose registers belong to the respective PE, one set operates as the general-purpose register of the PU as it is. Among the remaining S-1 sets, T (T < S-1) sets or a necessary number of sets operate as registers for storing tags of the command cache.
(FR)La présente invention concerne un système de processeur parallèle en mode mixte ne provoquant pas de réduction de performances lors d'un procédé SIMD sans augmenter de manière sensible l'échelle du circuit. N parties d'élément de traitement PE capables d'effectuer une opération SIMD sont groupées en M (= N/S) parties d'unité de traitement PU qui effectuent une opération MIMD. Au cours de l'opération MIMD, P (P < S) parties de S mémoires appartenant au PE de la PU fonctionnent comme une antémémoire de commande et font se comporter la mémoire restante comme une mémoire de données ou une antémémoire de données. De plus, parmi les S ensembles de registres généraux qui appartiennent aux PE respectifs, un ensemble fonctionne comme le registre général de la PU telle quelle. Parmi les S-1 ensembles restants, T (T < S-1) ensembles ou un nombre nécessaire d'ensembles fonctionnent comme des registres pour le stockage de balises de l'antémémoire de commande.
(JA) 本発明は、回路規模の大幅な増加をせずに、SIMD処理時での性能低下を発生しない混合モード並列プロセッサシステムを実現する。N個のSIMD動作可能なプロセシングエレメントPEが、MIMD動作するM(=N÷S)個のプロセシングユニットPUにグループ化される。MIMD動作時は、各PU内の、元々各PEに属する計S個のメモリのうちP個(P<S)は、命令キャッシュ、残りのメモリをデータメモリ、あるいは、データキャッシュとして動作する。また、元々各PEに属する計Sセットの汎用レジスタのうち、1セットはそのままPUの汎用レジスタとして動作する。残るS-1セットのうちTセット(T<S-1)、または、必要数を命令キャッシュのタグの格納用レジスタとして動作する。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)