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1. (WO2008023506) DISPOSITIF DE PUCE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/023506    N° de la demande internationale :    PCT/JP2007/063992
Date de publication : 28.02.2008 Date de dépôt international : 13.07.2007
CIB :
H01P 3/08 (2006.01), H01P 7/08 (2006.01), H05K 1/02 (2006.01)
Déposants : Murata Manufacturing Co., Ltd. [JP/JP]; 10-1, Higashikotari 1-chome, Nagaokakyo-shi, Kyoto 6178555 (JP) (Tous Sauf US).
TSUJIGUCHI, Tatsuya [JP/JP]; (JP) (US Seulement).
KITAICHI, Yukihiro [JP/JP]; (JP) (US Seulement)
Inventeurs : TSUJIGUCHI, Tatsuya; (JP).
KITAICHI, Yukihiro; (JP)
Mandataire : KOMORI, Hisao; 1-4-34, Noninbashi, Chuo-ku, Osaka-shi, Osaka 5400011 (JP)
Données relatives à la priorité :
2006-211004 02.08.2006 JP
Titre (EN) CHIP DEVICE
(FR) DISPOSITIF DE PUCE
(JA) チップ素子
Abrégé : front page image
(EN)Disclosed is a chip device (100) comprising a dielectric substrate (1), a first insulating layer (2) formed on a major surface of the dielectric substrate (1), and a second insulating layer (3) so formed as to cover all the surface of the first insulating layer (2). A circuit pattern (12) including a resonance line is formed between the dielectric substrate (1) and the first insulating layer (2), and a plurality of holes (H) containing no conductor are arranged in the extending direction of the circuit pattern (12) on the first insulating layer (2) within the area corresponding to the inside of the boundary of the circuit pattern (12).
(FR)La présente invention concerne un dispositif de puce (100) comprenant un substrat diélectrique (1), une première couche isolante (2) disposée sur une surface principale du substrat diélectrique (1), et une seconde couche isolante (3) disposée de façon à recouvrir toute la surface de la première couche isolante (2). Un motif de circuit (12) comprenant une ligne de résonance est tracé entre le substrat diélectrique (1) et la première couche isolante (2), et une pluralité de trous (H) ne contenant aucun conducteur est percée dans la direction d'extension du motif de circuit (12) sur la première couche isolante (2) dans l'aire correspondant à l'intérieur de la limite du motif de circuit (12).
(JA) チップ素子(100)は、誘電体基板(1)と、誘電体基板(1)上主面に設けた第1絶縁層(2)と、第1絶縁層(2)の全面を覆う第2絶縁層(3)とを積層したものである。誘電体基板(1)と第1絶縁層(2)の層間には共振線路を含む回路パターン(12)を設け、第1絶縁層(2)には、回路パターン(12)の境界より内側に相対する位置に、回路パターン(12)の延設方向に沿って導電体を含まない複数の孔(H)を配列している。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)