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1. (WO2008023323) SYSTÈME À PROCESSEURS MULTIPLES ET PROCÉDÉ POUR SYNCHRONISER UN PROCÉDÉ DE DÉBOGUAGE D'UN SYSTÈME À PROCESSEURS MULTIPLES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/023323    N° de la demande internationale :    PCT/IB2007/053313
Date de publication : 28.02.2008 Date de dépôt international : 20.08.2007
CIB :
G06F 11/36 (2006.01)
Déposants : NXP B.V. [NL/NL]; High Tech Campus 60, NL-Eindhoven 5656 AG (NL) (Tous Sauf US).
STEEB, Uwe [DE/DE]; (AT) (US Seulement)
Inventeurs : STEEB, Uwe; (AT)
Mandataire : VAN DER VEER, Johannis, Leendert; NXP Semiconductors, IP & L Department, High Tech Campus 32, NL-5656 AE Eindhoven (NL)
Données relatives à la priorité :
06119260.5 21.08.2006 EP
Titre (EN) MULTIPROCESSOR SYSTEM AND METHOD FOR SYNCHRONIZING A DEBUGGING PROCESS OF A MULTIPROCESSOR SYSTEM
(FR) SYSTÈME À PROCESSEURS MULTIPLES ET PROCÉDÉ POUR SYNCHRONISER UN PROCÉDÉ DE DÉBOGUAGE D'UN SYSTÈME À PROCESSEURS MULTIPLES
Abrégé : front page image
(EN)The invention relates to a method and a system for synchronizing a debugging process of a multiprocessor system (1) with a number of processors (2.1 to 2.3), comprising the following steps: - if for one of the processors (2.1 to 2.3) a debugging process is requested by a STOP- signal (ST0P#2.1 to STOP#2.3) a HALT-signal (HALT#2.1 to HALT#2.3) to the other processors (2.1 to 2.3) is asserted until their STOP-signal (STOP#2.1 to STOP#2.3) for debugging request is asserted to them, - asserting a respective HALT-signal (HALT#2.1 to HALT#2.3) to each processor (2.1 to 2.3) which has finished the debugging process until the other processors (2.1 to 2.3) have finished their respective debugging processes, - starting all processors (2.1 to 2.3) synchronously after all HALT-signals (HALT#2.1 to HALT#2.3) and/or STOP-signals (STOP#2.1 to STOP#2.3) are de-asserted and all debugging processes are finished.
(FR)L'invention porte sur un procédé et un système pour synchroniser un procédé de déboguage d'un système (1) à processeurs multiples avec un nombre de processeurs (2.1 à 2.3), comprenant les étapes suivantes : - si pour l'un des processeurs (2.1 à 2.3) un procédé de déboguage est demandé par un signal STOP (STOP#2.1 à STOP#2.3), un signal HALT (HALT#2.1 à HALT#2.3) est revendiqué auprès d'autres processeurs (2.1 à 2.3) jusqu'à ce que leurs signaux STOP (STOP#2.1 à STOP#2.3) pour une requête de déboguage soient revendiqués pour eux, - revendiquer un signal HALT respectif (HALT#2.1 à HALT#2.3) à chaque processeur (2.1 à 2.3) qui a fini le procédé de déboguage jusqu'à ce que les autres processeurs (2.1 à 2.3) aient fini leurs procédés de déboguage respectifs, - démarrer tous les processeurs (2.1 à 2.3) de manière synchrone après que tous les signaux HALT (HALT#1 à HALT#2.3) et/ou les signaux STOP (STOP#2.1 à 2.3) ne sont plus revendiqués et que tous les procédés de déboguage sont terminés.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)