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1. (WO2008018738) PROCÉDÉ DE FABRICATION POUR UN BOÎTIER SEMI-CONDUCTEUR DE TYPE À MOULAGE DE PUCE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/018738    N° de la demande internationale :    PCT/KR2007/003793
Date de publication : 14.02.2008 Date de dépôt international : 07.08.2007
CIB :
H01L 23/12 (2006.01)
Déposants : KIM, Young Sun [KR/KR]; (KR)
Inventeurs : KIM, Young Sun; (KR)
Mandataire : JEON, Young-Il; KWTC P.O. Box 243, #1306, Trade Tower, World Trade Center, Samsung-dong, Kangnam-gu, Seoul 135-729 (KR)
Données relatives à la priorité :
10-2006-0074002 07.08.2006 KR
10-2007-0078835 07.08.2007 KR
Titre (EN) FABRICATING METHOD FOR CHIP MOLDING TYPE SEMICONDUCTOR PACKAGE
(FR) PROCÉDÉ DE FABRICATION POUR UN BOÎTIER SEMI-CONDUCTEUR DE TYPE À MOULAGE DE PUCE
Abrégé : front page image
(EN)Disclosed is a method of manufacturing a chip molding type semiconductor package that obviates the need for an underfilling process, which typically results in a decrease in reliability and an increase in process cost. The method of manufacturing a chip molding type semi-conductor package includes a first step of forming bumps on the bond pads of a wafer having semiconductor chips, a second step of subjecting the wafer having the bumps to primary sawing to the size of the semiconductor chip, a third step of molding the wafer, and conducting baking, thus forming a molding protection layer, and a fourth step of grinding and polishing the protection layer, thus exposing one end of each of the bumps.
(FR)La présente invention a trait à un procédé de fabrication d'un boîtier semi-conducteur de type à moulage de puce qui met en évidence la nécessité d'un processus de sous-remplissage, qui a typiquement pour résultat une diminution de la fiabilité et une augmentation du coût de production. Le procédé de fabrication d'un boîtier semi-conducteur de type à moulage de puce inclut une première étape consistant à former des bosses sur les plots de connexion d'une tranche dotée de puces semi-conductrices, une deuxième étape consistant à soumettre la tranche dotée des bosses à une découpe principale permettant d'obtenir la taille de la puce semi-conductrice, une troisième étape consistant à mouler la tranche et à réaliser une cuisson, ce qui forme de la sorte une couche protectrice de moulage, et une quatrième étape consistant à meuler et à polir la couche protectrice, ce qui expose de la sorte une extrémité de chacune des bosses.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : coréen (KO)