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1. (WO2008016769) PROCÉDÉ DE FORMATION D'UNE COUCHE DIÉLECTRIQUE DE GRILLE INTÉGRÉE DE TRANSISTOR À EFFET DE CHAMP
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/016769    N° de la demande internationale :    PCT/US2007/073525
Date de publication : 07.02.2008 Date de dépôt international : 13.07.2007
CIB :
H01L 21/20 (2006.01), H01L 21/283 (2006.01), H01L 21/324 (2006.01)
Déposants : APPLIED MATERIALS, INC. [US/US]; 3050 Bowers Avenue, Santa Clara, CA 95054 (US) (Tous Sauf US).
CHUA, Thai Cheng [SG/US]; (US) (US Seulement).
CONTI, Giuseppina [IT/US]; (US) (US Seulement).
MUTHUKRISNAN, Shankar [US/US]; (US) (US Seulement).
URITSKY, Yuri [US/US]; (US) (US Seulement).
SWENBERG, Johanes [US/US]; (US) (US Seulement).
KHER, Shreyas [US/US]; (US) (US Seulement).
WANG, Chikuang Charles [US/US]; (US) (US Seulement)
Inventeurs : CHUA, Thai Cheng; (US).
CONTI, Giuseppina; (US).
MUTHUKRISNAN, Shankar; (US).
URITSKY, Yuri; (US).
SWENBERG, Johanes; (US).
KHER, Shreyas; (US).
WANG, Chikuang Charles; (US)
Mandataire : PATTERSON, B. Todd; PATTERSON & SHERIDAN, L.L.P., 3040 Post Oak Blvd., Suite 1500, Houston, Texas 77056-6582 (US)
Données relatives à la priorité :
11/496,411 31.07.2006 US
Titre (EN) METHOD FOR FABRICATING AN INTEGRATED GATE DIELECTRIC LAYER FOR FIELD EFFECT TRANSISTORS
(FR) PROCÉDÉ DE FORMATION D'UNE COUCHE DIÉLECTRIQUE DE GRILLE INTÉGRÉE DE TRANSISTOR À EFFET DE CHAMP
Abrégé : front page image
(EN)Methods for forming a integrated gate dielectric layer on a substrate are provided. In one embodiment, the method includes forming a silicon oxide layer on a substrate, plasma treating the silicon oxide layer, depositing a silicon nitride layer on the silicon oxide layer by an ALD process, and thermal annealing the substrate. In another embodiment, the method includes precleaning a substrate, forming a silicon oxide layer on the substrate, plasma treating the silicon oxide layer, depositing a silicon nitride layer on the silicon oxide layer by an ALD process, and thermal annealing the substrate, wherein the formed silicon oxide layer and the silicon nitride layer has a total thickness less than 30 Å utilized as a gate dielectric layer in a gate structure.
(FR)L'invention porte sur des procédés de formation d'une couche diélectrique de grille intégrée sur un substrat. Dans une exécution le procédé consiste: à former une couche d'oxyde de silicium sur un substrat; à traiter au plasma la couche d'oxyde de silicium; à déposer par processus ALD une couche de nitrure de silicium sur la couche d'oxyde de silicium; et à procéder au recuit thermique du substrat. Dans une autre exécution, le procédé consiste: à prénettoyer le substrat; à former une couche d'oxyde de silicium sur le substrat; à traiter au plasma la couche d'oxyde de silicium; à déposer par processus ALD une couche de nitrure de silicium sur la couche d'oxyde de silicium; et à procéder au recuit thermique du substrat. L'épaisseur totale des couches d'oxyde de silicium et de nitrure de silicium est de moins de 30 Å et lesdites couches servent de couche diélectrique de grille dans une structure de grille.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)