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1. (WO2008015649) PROCÉDÉ DE FABRICATION D'UN TRANSISTOR DOUBLE GRILLE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/015649    N° de la demande internationale :    PCT/IB2007/053036
Date de publication : 07.02.2008 Date de dépôt international : 01.08.2007
CIB :
H01L 29/786 (2006.01), H01L 21/336 (2006.01)
Déposants : NXP B.V. [NL/NL]; High Tech Campus 60, NL-5656 AG Eindhoven (NL) (Tous Sauf US).
PAWLAK, Bartlomiej, J. [PL/BE]; (GB) (US Seulement)
Inventeurs : PAWLAK, Bartlomiej, J.; (GB)
Mandataire : WHITE, Andrew, G.; c/o NXP Semiconductors, IP Department, Cross Oak Lane, Redhill Surrey RH1 5HA (GB)
Données relatives à la priorité :
06118448.7 04.08.2006 EP
Titre (EN) METHOD OF MANUFACTURING A DOUBLE GATE TRANSISTOR
(FR) PROCÉDÉ DE FABRICATION D'UN TRANSISTOR DOUBLE GRILLE
Abrégé : front page image
(EN)A planar double-gate transistor is manufactured wherein crystallisation inhibitors are implanted into the channel region (16) of a semiconductor wafer (10), said wafer having a laminate structure comprising an initial crystalline semiconductor layer (14) adjacent an amorphous semiconductor layer (12). Upon heating, partial re-growth of the amorphous semiconductor layer is restricted in the channel area thus allowing for the thickness of the source/drain extension regions to be increased whilst maintaining a thin channel. Any remaining amorphous material is selectively removed leaving a cavity to allow for the forming of gate electrodes (30,32) on opposing sides of the channel region. The invention can be exploited to a greater extent by providing an amorphous layer on both sides of the initial crystalline semiconductor layer thus providing for re-growth limitation in two directions.
(FR)Un transistor double grille plan est fabriqué, comportant des inhibiteurs de cristallisation implantés dans la région de canal (16) d'une tranche (10) de semi-conducteur dont la structure laminaire comprend une couche (14) semi-conductrice cristalline initiale voisine d'une couche (12) semi-conductrice amorphe. Au chauffage, une recroissance partielle de la couche semi-conductrice amorphe est bloquée dans la zone de canal permettant ainsi à l'épaisseur des régions d'extension de source/drain d'augmenter tout en maintenant un canal mince. Toute matière amorphe restante est éliminée sélectivement, créant une cavité dans laquelle sont formées des électrodes de grille (30, 32) sur des côtés opposés de la région de canal. L'exploitation de l'invention peut être étendue en incluant une couche amorphe sur les deux côtés de la couche semi-conductrice cristalline initiale, permettant ainsi de limiter la recroissance dans deux directions.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)