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1. (WO2008015494) DISPOSITIF ET PROCÉDÉ DE GESTION D'ERREURS DE SYNCHRONISATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/015494    N° de la demande internationale :    PCT/IB2006/052670
Date de publication : 07.02.2008 Date de dépôt international : 03.08.2006
CIB :
H04L 7/02 (2006.01), H03K 3/012 (2006.01), H03K 3/037 (2006.01), G06F 1/32 (2006.01)
Déposants : FREESCALE SEMICONDUCTOR, INC. [US/US]; 6501 William Cannon Drive West, Austin, TX 78735 (US) (Tous Sauf US).
PRIEL, Michael [IL/IL]; (IL) (US Seulement).
KUZMIN, Dan [IL/IL]; (IL) (US Seulement).
ZMORA, Eitan [IL/IL]; (IL) (US Seulement)
Inventeurs : PRIEL, Michael; (IL).
KUZMIN, Dan; (IL).
ZMORA, Eitan; (IL)
Données relatives à la priorité :
Titre (EN) DEVICE AND METHOD FOR TIMING ERROR MANAGEMENT
(FR) DISPOSITIF ET PROCÉDÉ DE GESTION D'ERREURS DE SYNCHRONISATION
Abrégé : front page image
(EN)A device having timing error management capabilities and a method for timing error management. The device (70) includes a first input node (91) adapted to receive input data; a first latch (141), a second latch (142) and a comparator (128), a first multiplexer (72) and a second multiplexer (74); wherein the second multiplexer (74) is adapted to provide input data to the second latch (142) from the first input node (91) during a first operational mode of the device (70) and to provide a first latch output signal to the second latch (142) during a second operational mode; wherein the comparator (128) is adapted to compare, during a first clock phase, between the first latch output signal and between a second latch output signal and in response to the comparison selectively generate an error signal.
(FR)L'invention concerne un dispositif comprenant des capacités de gestion des erreurs de synchronisation, ainsi qu'un procédé de gestion des erreurs de synchronisation. Ce dispositif (70) comprend un premier noeud d'entrée (91) conçu pour recevoir des données d'entrée, un premier circuit de verrouillage (141), un second circuit de verrouillage (142), et un comparateur (128), un premier multiplexeur (72), et un second multiplexeur (74). Le second multiplexeur (74) est conçu pour transférer des données d'entrée au second circuit de verrouillage (142) en provenance d'un premier noeud d'entrée (91), dans un premier mode de fonctionnement du dispositif (70), et pour transférer un signal de sortie du premier circuit de verrouillage au second circuit de verrouillage (142) dans un second mode de fonctionnement. Le comparateur (128) est conçu pour comparer, au cours d'une première phase d'horloge, le signal de sortie du premier circuit de verrouillage au signal de sortie du second circuit de verrouillage, et générer sélectivement un signal d'erreur en réponse à cette comparaison.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)