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1. (WO2008014104) RÉDUCTION DE LA TAILLE D'UN ÉCHANTILLON DE COLONNE ET CIRCUIT BLOQUEUR DANS UN IMAGEUR CMOS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/014104    N° de la demande internationale :    PCT/US2007/073052
Date de publication : 31.01.2008 Date de dépôt international : 09.07.2007
CIB :
H04N 5/374 (2011.01), H04N 5/378 (2011.01)
Déposants : MICRON TECHNOLOGY, INC. [US/US]; 8000 S. Federal Way, Boise, ID 83707-0006 (US) (Tous Sauf US).
AY, Suat, Utku [TR/US]; (US) (US Seulement)
Inventeurs : AY, Suat, Utku; (US)
Mandataire : LEWIS, Terril, G.; Wong, Cabello, Lutsch, Rutherford & Brucculeri LLP, 20333 State Highway 249, Suite 600, Houston, TX 77070 (US)
Données relatives à la priorité :
11/494,359 25.07.2006 US
11/764,207 17.06.2007 US
Titre (EN) REDUCTION IN SIZE OF COLUMN SAMPLE AND HOLD CIRCUITRY IN A CMOS IMAGER
(FR) RÉDUCTION DE LA TAILLE D'UN ÉCHANTILLON DE COLONNE ET CIRCUIT BLOQUEUR DANS UN IMAGEUR CMOS
Abrégé : front page image
(EN)Improved column sample-and-hold (CSH) circuitry particularly useful in a CMOS imager is disclosed. In the improved circuitry layout, the overall column height of the CSH circuitry is reduced by providing a plurality of pairs of sampling and reference capacitors in a vertical stack over the columns that the capacitors service. The number of pairs provided in the vertical stack is subject to optimization, and for a given set of design constraints, a certain form factors can prove to be optimal. No modification needs to be made to the pixel array (such as pixel pitch), and the sensing circuitry otherwise requires no electrical or process modifications as the values for the capacitances as well as other design constraint are preserved. However, the vertical stacking of the plurality of pairs of capacitors reduces the overall column height (CH), which conserves layout space on the CMOS imager integrated circuit.
(FR)Circuit échantillonneur-bloqueur (CSH) à colonne amélioré particulièrement destiné à un imageur CMOS. Dans la topologie de circuit améliorée, la hauteur de colonne d'ensemble du circuit CSH est réduite par mise en oeuvre d'une pluralité de paires de condensateurs d'échantillonnage et de référence dans une pile verticale au-dessus des colonnes alimentées par les condensateurs. Le nombre de paires présentes dans la pile verticale est sujette à optimisation et pour un ensemble donné de contraintes de conception, un certain facteur de forme peut s'avérer optimal. Aucune modification ne doit être apportée au réseau de pixels (par ex. angle de pixels), et le circuit de détection ne nécessite aucune modification de processus ou électrique du fait que les valeurs des condensateurs et d'autres contraintes de conception sont conservées. L'empilage vertical de la pluralité de paires de condensateurs réduit la hauteur de colonne d'ensemble (CH), ce qui permet de conserver de l'espace de topologie sur le circuit intégré d'imageur CMOS.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)