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1. (WO2008008419) DÉMULTIPLEXEUR TOLÉRANT AUX DÉFECTUOSITÉS ET AUX PANNES PAR RÉPLICATION EN SÉRIE ET CODAGE LIMITEUR D'ERREURS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/008419    N° de la demande internationale :    PCT/US2007/015861
Date de publication : 17.01.2008 Date de dépôt international : 11.07.2007
CIB :
G06F 11/10 (2006.01), H03K 19/177 (2006.01)
Déposants : HEWLETT-PACKARD DEVELOPMENT COMPANY, L. P. [US/US]; 20555 S. H. 249, Houston, Texas 77070 (US) (Tous Sauf US).
ROBINETT, Warren [US/US]; (US) (US Seulement).
KUEKES, Philip, J. [US/US]; (US) (US Seulement).
WILLIAMS, Stanley, R. [US/US]; (US) (US Seulement)
Inventeurs : ROBINETT, Warren; (US).
KUEKES, Philip, J.; (US).
WILLIAMS, Stanley, R.; (US)
Mandataire : COLLINS, David, W.; Hewlett-Packard Company, Intellectual Property Administration, P O Box 272400, M/S 35, Fort Collins, Colorado 80527-2400 (US)
Données relatives à la priorité :
11/484,961 12.07.2006 US
Titre (EN) DEFECT-AND-FAILURE-TOLERANT DEMULTIPLEXER USING SERIES REPLICATION AND ERROR-CONTROL ENCODING
(FR) DÉMULTIPLEXEUR TOLÉRANT AUX DÉFECTUOSITÉS ET AUX PANNES PAR RÉPLICATION EN SÉRIE ET CODAGE LIMITEUR D'ERREURS
Abrégé : front page image
(EN)One embodiment of the present invention is a method for constructing defect-and-failure-tolerant demultiplexers (figures 14 an 16). This method is applicable to nanoscale, microscal, or larger-scale demultiplexer circuits,. Demultiplexer circuits can be viewed as a set of AND gates (figures 9A-B), each including a reversibly switchable interconnection between a number of address lines (910-912 and 920-922), or address-line-derived signal lines, and an output signal line (914 and 924). Each reversibly switchable interconnection includes one ot more reversibly switchable elements (906-908 and 916-918). In certain demultiplexer embodiments, NMOS (102) and/or PMOS transistors (206) are employed as reversibly switchable elements. In the method that representd one embodiment of the present invention, two or more serially connected transistors (410, 412, and 411, 413; 1502) are employed in each reversibly switchable interconnection, so that short defects in up to one less then the number of serially interconnected transistors does not lead to failure of the reversibly switchable interconnection. In addition, error-control-encoding techniques are used to introduce additional address-line-derived signal lines (1602, 1604) and additional switchable interconnections (1610) so that the demultiplexer may function even when a number of individual, switchable interconnections are open-defective.
(FR)Dans un mode de réalisation, l'invention concerne un procédé de fabrication de démultiplexeurs tolérants aux défectuosités et aux pannes (figures 14 à 16). Ce procédé vaut pour des circuits à l'échelle nanométrique, micrométrique et au-dessus. Les circuits de démultiplexeurs peuvent être considérés comme des grilles AND (ET) (figures 9A-B) incluant chacune une interconnexion commutable réversible entre un certain nombre de lignes d'adresse (910-912 et 920-922), ou de lignes de signal dérivées de lignes d'adresse, et une ligne de signal de sortie (914 et 924). Chaque interconnexion commutable réversible comprend un ou plusieurs éléments commutables réversibles (906-908 et 916-918). Dans certains modes de réalisation de démultiplexeurs, des transistors NMOS (102) et PMOS (206) sont utilisés comme éléments commutable réversibles. Selon le procédé correspondant à un mode de réalisation, deux transistors connectés en série ou plus (410, 412 et 411, 413; 1502) sont utilisés dans chaque interconnexion commutable réversible de sorte que des dysfonctionnements de courte durée survenus dont le nombre peut atteindre le nombre de transistors interconnectés en série moins un n'entraîne pas de défaillance de l'interconnexion commutable réversible. De plus, on utilise des techniques de codage limiteur d'erreurs (1610) pour introduire des lignes de signal supplémentaires dérivées de lignes d'adresse (1602, 1604) et des interconnexions commutables supplémentaires (1610) et pour que le démultiplexeur fonctionne même en cas d'ouverture-dysfonctionnement d'un certain nombre d'interconnexions commutables.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)