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1. (WO2008008338) TECHNOLOGIE DE RÉDUCTION DE PAS PAR DES DÉPÔTS D'ESPACEURS ALTERNÉS LORS DE LA FORMATION D'UN DISPOSITIF À SEMI-CONDUCTEUR ET SYSTÈMES ASSOCIÉS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/008338    N° de la demande internationale :    PCT/US2007/015729
Date de publication : 17.01.2008 Date de dépôt international : 09.07.2007
CIB :
H01L 21/033 (2006.01), H01L 21/308 (2006.01), H01L 21/311 (2006.01)
Déposants : MICRON TECHNOLOGY INC. [US/US]; 8000 S. Federal Way, Boise, ID 83716-9632 (US) (Tous Sauf US).
ZHOU, Baosuo [CN/US]; (US) (US Seulement).
ABATCHEV, Mirzafer, K. [RU/US]; (US) (US Seulement).
NIROOMAND, Ardavan [US/US]; (US) (US Seulement).
MORGAN, Paul, A. [US/US]; (US) (US Seulement).
MENG, Shuang [CN/US]; (CN) (US Seulement).
GREELEY, Joseph [US/US]; (US) (US Seulement).
COPPA, Brian, J. [US/US]; (US) (US Seulement)
Inventeurs : ZHOU, Baosuo; (US).
ABATCHEV, Mirzafer, K.; (US).
NIROOMAND, Ardavan; (US).
MORGAN, Paul, A.; (US).
MENG, Shuang; (CN).
GREELEY, Joseph; (US).
COPPA, Brian, J.; (US)
Mandataire : MARTIN, Kevin, D.; Micron Technology Inc., 8000 S. Federal Way, Boise, ID 83716-9632 (US)
Données relatives à la priorité :
11/484,271 10.07.2006 US
Titre (EN) PITCH REDUCTION TECHNOLOGY USING ALTERNATING SPACER DEPOSITIONS DURING THE FORMATION OF A SEMICONDUCTOR DEVICE AND SYSTEMS INCLUDING SAME
(FR) TECHNOLOGIE DE RÉDUCTION DE PAS PAR DES DÉPÔTS D'ESPACEURS ALTERNÉS LORS DE LA FORMATION D'UN DISPOSITIF À SEMI-CONDUCTEUR ET SYSTÈMES ASSOCIÉS
Abrégé : front page image
(EN)A method for patterning a layer increases the density of features formed over an initial patterning layer using a series of self-aligned spacers. A layer to be etched is provided, then an initial sacrificial patterning layer, for example formed using optical lithography, is formed over the layer to be etched. Depending on the embodiment, the patterning layer may be trimmed, then a series of spacer layers formed and etched. The number of spacer layers and their target dimensions depends on the desired increase in feature density. An in-process semiconductor device and electronic system is also described.
(FR)L'invention concerne un procédé permettant de modéliser une couche, qui accroît la densité des caractéristiques formées sur une couche de modélisation initiale à l'aide d'une série d'espaceurs auto-alignés. Une couche à graver est fournie, puis une couche de modélisation sacrificielle initiale, obtenue, par exemple, par lithographie optique, est formée sur ladite couche à graver. Selon le mode de réalisation, la couche de modélisation peut être ajustée, puis une série de couches d'espaceurs formée et gravée. Le nombre de couches d'espaceurs et leurs dimensions cibles dépendent de l'accroissement désiré au niveau de la densité de caractéristiques. L'invention concerne enfin un dispositif à semi-conducteur en cours de processus et un système électronique.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)