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1. (WO2008008329) CIRCUIT INTÉGRÉ COMPRENANT UNE MATRICE DE MÉMOIRE AYANT UNE ARCHITECTURE EN LIGNE DE BITS SEGMENTÉE ET PROCÉDÉ DE CONTRÔLE ET/OU DE FONCTIONNEMENT DE CELUI-CI.
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/008329    N° de la demande internationale :    PCT/US2007/015717
Date de publication : 17.01.2008 Date de dépôt international : 10.07.2007
CIB :
G11C 11/34 (2006.01), G11C 16/04 (2006.01)
Déposants : INNOVATIVE SILICON ISI SA [CH/CH]; PSE-B, CH-1015 Lausanne (CH) (Tous Sauf US).
FISCH, David [US/CH]; (CH) (US Seulement).
BRON, Michel [CH/CH]; (CH) (US Seulement)
Inventeurs : FISCH, David; (CH).
BRON, Michel; (CH)
Mandataire : STEINBERG, Neil, A.; 2665 Marine Way, Suite 1150, Mountain View, CA 94043 (US)
Données relatives à la priorité :
60/830,084 11.07.2006 US
11/821,848 26.06.2007 US
Titre (EN) MEMORY ARRAY HAVING A SEGMENTED BIT LINE ARCHITECTURE
(FR) CIRCUIT INTÉGRÉ COMPRENANT UNE MATRICE DE MÉMOIRE AYANT UNE ARCHITECTURE EN LIGNE DE BITS SEGMENTÉE ET PROCÉDÉ DE CONTRÔLE ET/OU DE FONCTIONNEMENT DE CELUI-CI.
Abrégé : front page image
(EN)An integrated memory circuit device having a memory cell array (102) including a plurality of bit lines (e.g., 32a, 32b) and a plurality of bit line segments (e.g., 32a1, 32b1) wherein each bit line segment is coupled to an associated bit line (32a, 32b). The memory cell array (102) further includes a plurality of memory cells (12), wherein each memory cell (12) includes a transistor (14) having a first region, a second region, a body region, and a gate coupled to an associated word line (28) via an associated word line segment. A first group of memory cells (12) is coupled to the first bit line (32a) via the first bit line segment (32a1) and a second group of memory cells (12) is coupled to the second bit line (32b) via the second bit line segment (32b1). A plurality of isolation circuits (104), disposed between each bit line segment (32a1, 32b1) and its associated bit line (32a, 32b), responsively connect the associated bit line segment to or disconnect the associated bit line segment (32a1, 32b1) from the associated bit line (32a, 32b).
(FR)La présente invention concerne un dispositif de circuit intégré (par exemple un dispositif logique ou un dispositif à mémoire) ayant une matrice de cellules de mémoire comprenant une pluralité de lignes de bits (par exemple la première et la seconde ligne de bits) et une pluralité de segments de lignes de bits (par exemple le premier et le second segment des lignes de bits), chaque segment de ligne de bit étant couplé à une ligne de bits associée. La matrice de cellules de mémoire comprend en outre une pluralité de cellules de mémoire, chaque cellule de mémoire comprenant un transistor ayant une première région, une seconde région, une zone corps, et une porte couplée à une ligne de mots associée via un segment de ligne de mots associé. Un premier groupe de cellules de mémoire est couplé à la première ligne de bits via le premier segment de ligne de bits et un second groupe de cellules de mémoire est couplé à la seconde ligne de bits via le second segment de ligne de bits. Une pluralité de circuits d'isolation, disposés entre chaque segment de ligne de bits et sa ligne de bits associée, connectent en réponse le segment de ligne de bits associé à, ou déconnectent le segment de ligne de bits associé de la ligne de bits associée.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)