WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2008005161) CONSTRUCTIONS ET ENSEMBLES SEMI-CONDUCTEURS, SYSTÈMES ÉLECTRONIQUES, ET PROCÉDÉS DE FABRICATION DE CONSTRUCTIONS ET D'ENSEMBLES SEMI-CONDUCTEURS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/005161    N° de la demande internationale :    PCT/US2007/013895
Date de publication : 10.01.2008 Date de dépôt international : 13.06.2007
CIB :
H01L 23/48 (2006.01), H01L 25/065 (2006.01), H01L 23/31 (2006.01), H01L 21/56 (2006.01)
Déposants : MICRON TECHNOLOGY, INC. [US/US]; 8000 S. Federal Way, Boise, ID 83716 (US) (Tous Sauf US)
Inventeurs : OLIVER, Steve; (US).
FARNWORTH, Warren, M.; (US)
Mandataire : MATKIN, Mark, S.; Wells St. John P.s., 601 W. 1st Ave., Ste. 1300, Spokane, WA 99201 (US)
Données relatives à la priorité :
11/483,002 06.07.2006 US
Titre (EN) SEMICONDUCTOR ASSEMBLIES AND MANUFACTURING METHODS THEREOF
(FR) CONSTRUCTIONS ET ENSEMBLES SEMI-CONDUCTEURS, SYSTÈMES ÉLECTRONIQUES, ET PROCÉDÉS DE FABRICATION DE CONSTRUCTIONS ET D'ENSEMBLES SEMI-CONDUCTEURS
Abrégé : front page image
(EN)The invention includes semiconductor assemblies having two or more dies. An exemplary assembly has circuitry associated with a first die front side electrically connected to circuitry associated with a second die front side. The front-side of the second die is adjacent a back side of the first die, and a through wafer interconnect extends through the first die. The through wafer interconnect includes a conductive liner within a via extending through the first die. The conductive liner narrows the via, and the narrowed via is filled with insulative material. The invention also includes methods of forming semiconductor assemblies having two or more dies; and includes electronic systems containing assemblies with two or more dies.
(FR)L'invention concerne des ensembles semi-conducteurs comportant deux puces ou plus. Un exemple d'ensemble comporte un circuit associé à la face avant d'une première puce connecté électriquement à un circuit associé à la face avant d'une deuxième puce. La face avant de la deuxième puce est adjacente à la face arrière de la première puce, et une interconnexion de plaquette traversante s'étend à travers la première puce. L'interconnexion de plaquette traversante comprend un revêtement conducteur à l'intérieur d'un trou d'interconnexion s'étendant à travers la première puce. Le revêtement conducteur rétrécit le trou d'interconnexion et le trou d'interconnexion rétréci est rempli d'un matériau isolant. L'invention concerne également des procédés de fabrication d'ensembles semi-conducteurs comprenant deux puces ou plus, et concerne des systèmes électroniques contenant des ensembles avec deux puces ou plus.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)