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1. (WO2008004346) PROCÉDÉ ET DISPOSITIF DE CONCEPTION D'UNE HIÉRARCHIE DE CIRCUIT INTÉGRÉ SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/004346    N° de la demande internationale :    PCT/JP2007/000735
Date de publication : 10.01.2008 Date de dépôt international : 05.07.2007
CIB :
H01L 21/82 (2006.01), G06F 17/50 (2006.01)
Déposants : NEC CORPORATION [JP/JP]; 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001 (JP) (Tous Sauf US).
OKAMOTO, Takumi [JP/JP]; (JP) (US Seulement)
Inventeurs : OKAMOTO, Takumi; (JP)
Mandataire : HAYAMI, Shinji; Gotanda TG Bldg. 9F 9-2, Nishi-Gotanda 7-chome Shinagawa-ku, Tokyo 141-0031 (JP)
Données relatives à la priorité :
2006-186550 06.07.2006 JP
Titre (EN) METHOD AND DEVICE FOR DESIGNING SEMICONDUCTOR INTEGRATED CIRCUIT HIERARCHY
(FR) PROCÉDÉ ET DISPOSITIF DE CONCEPTION D'UNE HIÉRARCHIE DE CIRCUIT INTÉGRÉ SEMI-CONDUCTEUR
(JA) 半導体集積回路の階層設計方法および装置
Abrégé : front page image
(EN)A semiconductor integrated circuit hierarchy designing device (1) includes: hierarchical block arrangement means (1-02) for arranging a hierarchical block set on a chip; hierarchical block terminal arrangement means (1-03) for performing hierarchical block terminal arrangement so that coordinates of the hierarchical block set having the same function coincide with coordinates of the same hierarchical block terminal; in-hierarchical block layout means (1-06) for performing layout design in hierarchical blocks of respective types; and chip layout assembling means (1-07) for completing the entire chip layout design by copying the obtained layout pattern.
(FR)Selon l'invention, le dispositif (1) de conception d'une hiérarchie de circuit intégré semi-conducteur comprend : des moyens de disposition de blocs hiérarchiques (1-02) servant à disposer un ensemble de blocs hiérarchiques sur une puce ; des moyens de disposition de bornes de blocs hiérarchiques (1-03) servant à réaliser la disposition de bornes de blocs hiérarchiques de sorte de les coordonnées de l'ensemble de blocs hiérarchiques présentant les mêmes fonctions coïncident avec les coordonnées de la même borne de blocs hiérarchiques ; des moyens de topologie à l'intérieur des blocs hiérarchiques (1-06) servant à appliquer la conception de topologie dans les blocs hiérarchiques de types respectifs ; et des moyens d'assemblage de topologie de puce (1-07) servant à achever l'ensemble de la conception de topologie de la puce en copiant le motif de topologie obtenu.
(JA) 半導体集積回路の階層設計装置1は、階層ブロック集合をチップ上に配置する階層ブロック配置手段1-02と、同一機能を持つ階層ブロック集合に対して、同一の階層ブロック端子の座標が一致するように、階層ブロック端子の配置を行う階層ブロック端子配置手段1-03と、同一機能を持つ階層ブロック集合に対しては、一種類の階層ブロック内のレイアウト設計のみを行い、各種類の階層ブロック内のレイアウト設計を行う階層ブロック内レイアウト手段1-06と、得られたレイアウトパタンを複製することにより、チップ全体のレイアウト設計を完了するチップレイアウト組み上げ手段1-07と、を備える。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)