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1. (WO2008001363) MÉMOIRE FLASH MONOLITHIQUE AYANT DES PARTIES DE MÉMOIRE DE CODE ET DE MÉMOIRE DE DONNÉES INTÉGRÉES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2008/001363    N° de la demande internationale :    PCT/IL2007/000778
Date de publication : 03.01.2008 Date de dépôt international : 26.06.2007
CIB :
G11C 16/10 (2006.01)
Déposants : KDR FLASHWARE LTD. [IL/IL]; 17 Hata'asia Street, 60373 Or Yehuda (IL) (Tous Sauf US).
LEVY, Rony [IL/IL]; (IL) (US Seulement).
KRUH, Lior [IL/IL]; (IL) (US Seulement).
RAZ, Adir [IL/IL]; (IL) (US Seulement).
BERKOVITCH, Shlomo [IL/IL]; (IL) (US Seulement)
Inventeurs : LEVY, Rony; (IL).
KRUH, Lior; (IL).
RAZ, Adir; (IL).
BERKOVITCH, Shlomo; (IL)
Mandataire : REINHOLD COHN AND PARTNERS; P.O. Box 4060, 61040 Tel Aviv (IL)
Données relatives à la priorité :
60/816,596 27.06.2006 US
60/843,406 11.09.2006 US
60/862,054 19.10.2006 US
60/887,162 30.01.2007 US
Titre (EN) MONOLITHIC FLASH MEMORY HAVING INTEGRATED CODE AND DATA MEMORY PORTIONS
(FR) MÉMOIRE FLASH MONOLITHIQUE AYANT DES PARTIES DE MÉMOIRE DE CODE ET DE MÉMOIRE DE DONNÉES INTÉGRÉES
Abrégé : front page image
(EN)A memory chip (10) includes a first memory portion (11) fabricated using charge trapping technology and configured using NAND memory cell array architecture and a second memory portion (12) fabricated using charge trapping technology and having mutually distinct first and second sets of addresses, respectively. A buffer memory portion (14) is coupled to the first memory portion for temporary storage of blocks of data that are written to or read from the first memory portion. Registers (18) store an instruction for controlling the first memory portion. A first interface (19) has a address bus for receiving an address within the first or second set of addresses and has a data bus for conveying data to and from the first memory portion or the second memory portion according to the address. All components are fabricated on a single die.
(FR)Cette invention a pour objet une puce mémoire (10) comprenant une première partie de mémoire (11) fabriquée à l'aide d'une technologie de piégeage de charge et configurée à l'aide d'une architecture de réseau de cellules mémoire NAND, et une seconde partie de mémoire (12) fabriquée à l'aide d'une technologie de piégeage de charge et ayant respectivement des premier et second ensembles d'adresses mutuellement distincts. Une partie de mémoire tampon (14) est couplée à la première partie de mémoire en vue d'un stockage temporaire de blocs de données écrits ou lus à partir de la première partie de mémoire. Des registres (18) stockent une instruction pour commander la première partie de mémoire. Une première interface (19) possède un bus d'adresse pour recevoir une adresse à l'intérieur des premier ou second ensembles d'adresses et un bus de données pour transporter des données vers et depuis la première partie de mémoire ou la seconde partie de mémoire, conformément à l'adresse. Tous les composants sont fabriqués sur une seule puce.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)