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Paramétrages

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1. WO2007149808 - DISPOSITIF LOGIQUE ET PROCÉDÉ SUPPORTANT UN TEST SÉRIE

Numéro de publication WO/2007/149808
Date de publication 27.12.2007
N° de la demande internationale PCT/US2007/071450
Date du dépôt international 18.06.2007
CIB
G01R 31/3185 2006.01
GPHYSIQUE
01MÉTROLOGIE; TESTS
RMESURE DES VARIABLES ÉLECTRIQUES; MESURE DES VARIABLES MAGNÉTIQUES
31Dispositions pour tester les propriétés électriques; Dispositions pour la localisation des pannes électriques; Dispositions pour tests électriques caractérisées par ce qui est testé, non prévues ailleurs
28Test de circuits électroniques, p.ex. à l'aide d'un traceur de signaux
317Tests de circuits numériques
3181Tests fonctionnels
3185Reconfiguration pour les essais, p.ex. LSSD, découpage
CPC
G01R 31/3025
GPHYSICS
01MEASURING; TESTING
RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
31Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
28Testing of electronic circuits, e.g. by signal tracer
302Contactless testing
3025Wireless interface with the DUT
G01R 31/318552
GPHYSICS
01MEASURING; TESTING
RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
31Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
28Testing of electronic circuits, e.g. by signal tracer
317Testing of digital circuits
3181Functional testing
3185Reconfiguring for testing, e.g. LSSD, partitioning
318533using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
318552Clock circuits details
G01R 31/318575
GPHYSICS
01MEASURING; TESTING
RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
31Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
28Testing of electronic circuits, e.g. by signal tracer
317Testing of digital circuits
3181Functional testing
3185Reconfiguring for testing, e.g. LSSD, partitioning
318533using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
318575Power distribution; Power saving
Déposants
  • QUALCOMM INCORPORATED [US/US]; Attn: International IP Administration 5775 Morehouse Drive San Diego, California 92121, US (AllExceptUS)
  • SAINT-LAURENT, Martin [CA/US]; US (UsOnly)
  • BASSETT, Paul [US/US]; US (UsOnly)
  • PATEL, Prayag [US/US]; US (UsOnly)
Inventeurs
  • SAINT-LAURENT, Martin; US
  • BASSETT, Paul; US
  • PATEL, Prayag; US
Mandataires
  • BACHAND, Richard, A. ; Attn: International IP Administration 5775 Morehouse Drive San Diego, Califonia 92121, US
Données relatives à la priorité
11/473,21922.06.2006US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) LOGIC DEVICE AND METHOD SUPPORTING SCAN TEST
(FR) DISPOSITIF LOGIQUE ET PROCÉDÉ SUPPORTANT UN TEST SÉRIE
Abrégé
(EN)
A logic device includes a data input, a scan test input, a clock demultiplexer, and a master latch. The clock demultiplexer is responsive to a clock input to selectively provide a first clock output and a second clock output. The master latch is coupled to the data input and to the scan test input and includes an output. The master latch is responsive to the first clock output of the clock demultiplexer and the second clock output of the clock demultiplexer to selectively couple the data input or the scan test input to the output.
(FR)
Dispositif logique incluant une entrée de données, une entrée de test série, un démultiplexeur d'horloge et un circuit à verrouillage maître. Le démultiplexeur d'horloge est sensible à une entrée d'horloge en vue de fournir de façon sélective une première sortie d'horloge et une seconde sortie d'horloge. Le circuit à verrouillage maître est couplé à l'entrée de données et à l'entrée de test série et inclut une sortie. Le circuit à verrouillage maître est sensible à la première sortie d'horloge du démultiplexeur d'horloge et à la seconde sortie d'horloge du démultiplexeur d'horloge en vue de coupler de façon sélective l'entrée de données ou l'entrée de test série à la sortie.
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