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1. (WO2007147102) LDMOS À HAUTE TENSION

Pub. No.:    WO/2007/147102    International Application No.:    PCT/US2007/071310
Publication Date: 21 déc. 2007 International Filing Date: 15 juin 2007
IPC: H01L 29/76
H01L 29/94
H01L 31/00
Applicants: FAIRCHILD SEMICONDUCTOR CORPORATION
CAI, Jun
Inventors: CAI, Jun
Title: LDMOS À HAUTE TENSION
Abstract:
La présente invention concerne un dispositif semi-conducteur, comme un dispositif LDMOS, comprenant : un substrat semi-conducteur ; une zone de drain dans le substrat semi-conducteur ; une zone de source dans le substrat semi-conducteur séparée latéralement de la zone de drain ; et une zone de dérive dans le substrat semi-conducteur entre la zone de drain et la zone de source. Une gâchette est couplée opérationnellement à la zone de source et se trouve décalée par rapport à la zone de drain sur un côté de la zone de source opposé à la zone de drain. Lorsque le dispositif est à un état sous tension, le courant tend à circuler plus profondément dans la zone de dérive vers la gâchette décalée, plutôt que près de la surface du dispositif. La zone de dérive comprend de préférence au moins un premier et un second JFET empilés. Les premier et second JFET empilés comprennent des première, deuxième et troisième couches d'un premier type de conductivité, une quatrième couche intercalée entre les première et deuxième couches comprenant des piliers alternés du premier type de conductivité et d'un second type de conductivité s'étendant entre les zones de source et de drain ; et une cinquième couche intercalée entre les deuxième et troisième couches, comprenant des piliers alternés des premier et second types de conductivité s'étendant entre les zones de source et de drain.