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1. (WO2007143130) STRUCTURE MOSFET HAUTES PERFORMANCES À GRILLE FENDUE PLANE ET SON PROCÉDÉ DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/143130    N° de la demande internationale :    PCT/US2007/013005
Date de publication : 13.12.2007 Date de dépôt international : 30.05.2007
CIB :
H01L 29/76 (2006.01)
Déposants : ALPHA & OMEGA SEMICONDUCTOR, LTD. [--/US]; Canon's Court, 22 Victoria Street, Hamilton HM12 (BM) (Tous Sauf US)
Inventeurs : BHALLA, Anup; (US).
HÉBERT, François; (US).
NG, Daniel, S.; (US)
Mandataire : LIN, Bo-In; 13445 Mandoli Drive, Los Altos Hills, CA 94022 (US)
Données relatives à la priorité :
11/444,853 31.05.2006 US
Titre (EN) PLANAR SPLIT-GATE HIGH-PERFORMANCE MOSFET STRUCTURE AND MANUFACTURING METHOD
(FR) STRUCTURE MOSFET HAUTES PERFORMANCES À GRILLE FENDUE PLANE ET SON PROCÉDÉ DE FABRICATION
Abrégé : front page image
(EN)This invention discloses an improved semiconductor power device includes a plurality of power transistor cells wherein each cell further includes a planar gate padded by a gate oxide layer disposed on top of a drift layer constituting an upper layer of a semiconductor substrate wherein the planar gate further constituting a split gate including a gap opened in a gate layer whereby the a total surface area of the gate is reduced. The transistor cell further includes a JFET (junction field effect transistor) diffusion region disposed in the drift layer below the gap of the gate layer wherein the JFET diffusion region having a higher dopant concentration than the drift region for reducing a channel resistance of the semiconductor power device. The transistor cell further includes a shallow surface doped regions disposed near a top surface of the drift layer under the gate adjacent to the JFET diffusion region wherein the shallow surface doped region having a dopant concentration lower than the JFET diffusion region and higher than the drift layer.
(FR)La présente invention divulgue un dispositif d'alimentation à semi-conducteur amélioré comprenant une pluralité de cellules transistor de puissance, chaque cellule comportant en outre une grille plane rembourrée par une couche d'oxyde de grille disposée au sommet d'une couche de dérive constituant une couche supérieure d'un substrat semi-conducteur, la grille plane constituant de plus une grille fendue comprenant un entrefer ouvert dans une couche de grille au moyen duquel la superficie totale de la grille est réduite. La cellule transistor comporte en outre une région de diffusion JFET (transistor à effet de champ de jonction) disposée dans la couche de dérive sous l'entrefer de la couche de grille, la région de diffusion JFET présentant une concentration de dopant plus élevée que la région de dérive permettant de réduire une résistance de canal du dispositif d'alimentation à semi-conducteur. La cellule transistor comporte en outre une région dopée de surface peu profonde disposée près d'une surface supérieure de la couche de dérive sous la grille adjacente à la région de diffusion JFET, la région dopée de surface peu profonde présentant concentration de dopant inférieure à la région de diffusion JFET et supérieure à la couche de dérive.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)