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Paramétrages

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1. WO2007142052 - paquet SEMI-CONDUCTEUR, son procédé de fabrication, dispositif semi-conducteur, ET dispositif électronique

Numéro de publication WO/2007/142052
Date de publication 13.12.2007
N° de la demande internationale PCT/JP2007/060770
Date du dépôt international 28.05.2007
CIB
H01L 23/12 2006.01
HÉLECTRICITÉ
01ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
LDISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
23Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
12Supports, p.ex. substrats isolants non amovibles
H01L 25/10 2006.01
HÉLECTRICITÉ
01ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
LDISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
25Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
03les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes H01L27/-H01L51/132
10les dispositifs ayant des conteneurs séparés
H01L 25/11 2006.01
HÉLECTRICITÉ
01ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
LDISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
25Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
03les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes H01L27/-H01L51/132
10les dispositifs ayant des conteneurs séparés
11les dispositifs étant d'un type prévu dans le groupe H01L29/81
H01L 25/18 2006.01
HÉLECTRICITÉ
01ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
LDISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
25Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
18les dispositifs étant de types prévus dans plusieurs sous-groupes différents du même groupe principal des groupes H01L27/-H01L51/166
CPC
H01L 2224/16225
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
2224Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
10Bump connectors; Manufacturing methods related thereto
15Structure, shape, material or disposition of the bump connectors after the connecting process
16of an individual bump connector
161Disposition
16151the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
16221the body and the item being stacked
16225the item being non-metallic, e.g. insulating substrate with or without metallisation
H01L 2224/32225
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
2224Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
31Structure, shape, material or disposition of the layer connectors after the connecting process
32of an individual layer connector
321Disposition
32151the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
32221the body and the item being stacked
32225the item being non-metallic, e.g. insulating substrate with or without metallisation
H01L 2224/73253
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
2224Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
732Location after the connecting process
73251on different surfaces
73253Bump and layer connectors
H01L 2225/1058
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
2225Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00
10the devices having separate containers
1005the devices being of a type provided for in group H01L27/00
1011the containers being in a stacked arrangement
1047Details of electrical connections between containers
1058Bump or bump-like electrical connections, e.g. balls, pillars, posts
H01L 23/3107
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
23Details of semiconductor or other solid state devices
28Encapsulations, e.g. encapsulating layers, coatings, ; e.g. for protection
31characterised by the arrangement ; or shape
3107the device being completely enclosed
H01L 23/4985
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
23Details of semiconductor or other solid state devices
48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements
488consisting of soldered ; or bonded; constructions
498Leads, ; i.e. metallisations or lead-frames; on insulating substrates, ; e.g. chip carriers
4985Flexible insulating substrates
Déposants
  • 日本電気株式会社 NEC CORPORATION [JP/JP]; 〒1088001 東京都港区芝五丁目7番1号 Tokyo 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001, JP (AllExceptUS)
  • 三上 伸弘 MIKAMI, Nobuhiro [JP/JP]; JP (UsOnly)
  • 渡邉 真司 WATANABE, Shinji [JP/JP]; JP (UsOnly)
  • 佐藤 淳哉 SATO, Junya [JP/JP]; JP (UsOnly)
  • 澤田 篤昌 SAWADA, Atsumasa [JP/JP]; JP (UsOnly)
Inventeurs
  • 三上 伸弘 MIKAMI, Nobuhiro; JP
  • 渡邉 真司 WATANABE, Shinji; JP
  • 佐藤 淳哉 SATO, Junya; JP
  • 澤田 篤昌 SAWADA, Atsumasa; JP
Mandataires
  • 加藤 朝道 KATO, Asamichi; 〒2220033 神奈川県横浜市港北区新横浜3丁目20番12号 ダヴィンチ望星7階 加藤内外特許事務所 Kanagawa c/o A. Kato & Associates, daVinci BOSEI 7th Floor 20-12 Shin-Yokohama 3-chome, Kohoku-ku, Yokohama-shi, Kanagawa 2220033, JP
Données relatives à la priorité
2006-15713706.06.2006JP
Langue de publication japonais (JA)
Langue de dépôt japonais (JA)
États désignés
Titre
(EN) SEMICONDUCTOR PACKAGE, ITS MANUFACTURING METHOD, SEMICONDUCTOR DEVICE, AND ELECTRONIC DEVICE
(FR) paquet SEMI-CONDUCTEUR, son procédé de fabrication, dispositif semi-conducteur, ET dispositif électronique
(JA) 半導体パッケージ、その製造方法、半導体装置、及び電子機器
Abrégé
(EN)
It is possible to provide a highly reliable semiconductor package not causing a connection failure even when an external substrate is curved. The semiconductor package includes a semiconductor chip (1); an interposer substrate (10) arranged so as to surround the semiconductor chip and having a first electrode pad (14) for making a connection with an electrode of the semiconductor chip on a wiring layer (12) arranged between insulating layers (11, 13); and a first conductor (2) for connecting the semiconductor chip electrode to the electrode pad. A part of a rear surface of the semiconductor chip (1) is attached to the interposer substrate (10). A gap (4) is provided between the semiconductor chip (1) and the interposer substrate (10) on the side surface of the semiconductor chip (1). When a substrate (20) on which the semiconductor package is mounted is curved, the gap (4) is arranged at least at the rear surface side of the semiconductor chip (1) and the interposer substrate (10) is in a floating state from the rear surface of the semiconductor chip (1).
(FR)
L'invention concerne un paquet semi-conducteur extrêmement fiable ne provoquant pas de panne de connexion même si un substrat externe est incurvé. Le paquet semi-conducteur contient une puce semi-conductrice (1); un substrat d'interposition (10) disposé de façon à entourer la puce semi-conductrice et présentant une première plage de connexion d'électrode (14) pour assurer une connexion avec une électrode de la puce semi-conductrice sur une couche de câblage (12) disposée entre des couches isolantes (11, 13); et un premier conducteur (2) permettant de connecter l'électrode de puce semi-conductrice à la plage de connexion d'électrode. Une partie d'une surface arrière de la puce semi-conductrice (1) est fixée au substrat d'interposition (10). Un entrefer (4) est disposé entre la puce semi-conductrice (1) et le substrat d'interposition (10) sur la surface latérale de la puce semi-conductrice (1). Si un substrat (20) sur lequel est monté le paquet semi-conducteur est incurvé, l'entrefer (4) est disposé au moins au niveau de la surface arrière de la puce semi-conductrice (1) et le substrat d'interposition (10) est dans un état flottant à partir de la surface arrière de la puce semi-conductrice (1).
(JA)
 本発明は、外部基板を曲面化しても接続不良がなく信頼性の高い半導体パッケージを提供することを目的とする。半導体チップ1と、半導体チップを囲むように配設されるとともに、絶縁層11、13の間に配された配線層12上に半導体チップの電極に接続するための第1の電極パッド14が設けられたインターポーザ基板10と、半導体チップの電極と電極パッドとを接続する第1の導電体2と、を備える。インターポーザ基板10は、半導体チップ1の裏面の一部が接着されている。半導体チップ1の側面において半導体チップ1とインターポーザ基板10との間に隙間4を有する。半導体パッケージを搭載した基板20を曲面化すると、隙間4が半導体チップ1の少なくとも裏面側に配され、インターポーザ基板10が半導体チップ1の裏面から浮いた状態となる。
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