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Paramétrages

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1. WO2007141931 - DISPOSITIF À SEMICONDUCTEUR COMPOSÉ DE PUCES ET PROCÉDÉ D'EXAMEN À SEMICONDUCTEUR

Numéro de publication WO/2007/141931
Date de publication 13.12.2007
N° de la demande internationale PCT/JP2007/051893
Date du dépôt international 05.02.2007
Demande présentée en vertu du Chapitre 2 23.01.2008
CIB
G01R 31/28 2006.01
GPHYSIQUE
01MÉTROLOGIE; TESTS
RMESURE DES VARIABLES ÉLECTRIQUES; MESURE DES VARIABLES MAGNÉTIQUES
31Dispositions pour tester les propriétés électriques; Dispositions pour la localisation des pannes électriques; Dispositions pour tests électriques caractérisées par ce qui est testé, non prévues ailleurs
28Test de circuits électroniques, p.ex. à l'aide d'un traceur de signaux
H01L 21/822 2006.01
HÉLECTRICITÉ
01ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
LDISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
70Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun, ou de parties constitutives spécifiques de ceux-ci; Fabrication de dispositifs à circuit intégré ou de parties constitutives spécifiques de ceux-ci
77Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun
78avec une division ultérieure du substrat en plusieurs dispositifs individuels
82pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants
822le substrat étant un semi-conducteur, en utilisant une technologie au silicium
H01L 27/04 2006.01
HÉLECTRICITÉ
01ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
LDISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
27Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun
02comprenant des composants semi-conducteurs spécialement adaptés pour le redressement, l'amplification, la génération d'oscillations ou la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
04le substrat étant un corps semi-conducteur
CPC
G01R 31/31713
GPHYSICS
01MEASURING; TESTING
RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
31Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
28Testing of electronic circuits, e.g. by signal tracer
317Testing of digital circuits
31712Input or output aspects
31713Input or output interfaces for test, e.g. test pins, buffers
G01R 31/318513
GPHYSICS
01MEASURING; TESTING
RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
31Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
28Testing of electronic circuits, e.g. by signal tracer
317Testing of digital circuits
3181Functional testing
3185Reconfiguring for testing, e.g. LSSD, partitioning
318505Test of Modular systems, e.g. Wafers, MCM's
318513Test of Multi-Chip-Moduls
H01L 2224/48091
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
2224Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
42Wire connectors; Manufacturing methods related thereto
47Structure, shape, material or disposition of the wire connectors after the connecting process
48of an individual wire connector
4805Shape
4809Loop shape
48091Arched
H01L 2224/48137
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
2224Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
42Wire connectors; Manufacturing methods related thereto
47Structure, shape, material or disposition of the wire connectors after the connecting process
48of an individual wire connector
481Disposition
48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
48137the bodies being arranged next to each other, e.g. on a common substrate
Déposants
  • パナソニック株式会社 PANASONIC CORPORATION [JP/JP]; 5718501 大阪府門真市大字門真1006番地 Osaka 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501, JP (AllExceptUS)
  • 福井 敏浩 FUKUI, Toshihiro; null (UsOnly)
Inventeurs
  • 福井 敏浩 FUKUI, Toshihiro; null
Mandataires
  • 早瀬 憲一 HAYASE, Kenichi; 〒5410041 大阪府大阪市中央区北浜4丁目7番28号 住友ビルディング2号館4階 早瀬特許事務所 Osaka HAYASE & CO. Patent Attorneys, 4F, The Sumitomo Building No.2, 4-7-28, Kitahama, Chuo-ku, Osaka-shi, Osaka 5410041, JP
Données relatives à la priorité
2006-14902829.05.2006JP
Langue de publication japonais (JA)
Langue de dépôt japonais (JA)
États désignés
Titre
(EN) SEMICONDUCTOR DEVICE COMPOSED OF CHIPS AND SEMICONDUCTOR EXAMINING METHOD
(FR) DISPOSITIF À SEMICONDUCTEUR COMPOSÉ DE PUCES ET PROCÉDÉ D'EXAMEN À SEMICONDUCTEUR
(JA) 複数チップ構成半導体装置、及び半導体検査方法
Abrégé
(EN)
A semiconductor device composed of chips each of which can be simply examined in a single state and a semiconductor examining method are provided. A digital exclusively-used cell (200) of a first chip (102) connected to an external terminal is replaced with a digital/analog commonly-used input/output cell (500) with an electrical connection control circuit. An analog input/output terminal (505a) of a digital/analog commonly-used cell (500a) with an electrical connection control circuit connected to an external terminal (101) is connected to an analog input/output terminal (505b) of a digital/analog commonly-used cell (500b) with an electrical connection control circuit used for interconnection of the chips. Consequently, the single state of each chip can be easily examined.
(FR)
L'invention concerne un dispositif à semiconducteur composé de puces pouvant chacune être examinée aisément dans une condition unique et un procédé d'examen à semiconducteur. Une cellule (200) exclusivement utilisée en numérique d'une première puce (102) reliée à un terminal externe est remplacée par une cellule (500) d'entrée/sortie communément utilisée en numérique/analogique avec un circuit de commande de connexion électrique. Un terminal d'entrée/sortie analogique (505a) d'une cellule (500a) communément utilisée en numérique/analogique avec un circuit de commande de connexion électrique est relié à un terminal externe (101), lequel est relié à un terminal d'entrée/sortie analogique (505b) d'une cellule (500b) communément utilisée en numérique/analogique avec un circuit de commande de connexion électrique utilisé en vue de relier les puces entre elles. Par conséquent, la condition unique de chaque puce peut être aisément examinée.
(JA)
 複数チップ構成半導体装置の各チップの単体検査を実施する際、簡易的に検査できる複数チップ構成半導体装置、及び半導体検査方法を提供する。 外部端子と接続される第1のチップ(102)のデジタル専用セル(200)を導通制御回路付デジタル/アナログ共用入出力セル(500)に置き換え、外部端子(101)と接続されている導通制御回路付デジタル/アナログ共用セル(500a)のアナログ入出力端子(505a)と、チップ間の接続用に使用されている導通制御回路付デジタル/アナログ共用セル(500b)のアナログ入出力端子(505b)を接続することで、各チップの単体状態の検査を容易に実現する。
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