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1. (WO2007107795) MATERIEL DE TRAITEMENT DE DONNEES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/107795    N° de la demande internationale :    PCT/GB2007/050141
Date de publication : 27.09.2007 Date de dépôt international : 21.03.2007
CIB :
G06F 17/16 (2006.01), G09G 3/32 (2006.01)
Déposants : CAMBRIDGE DISPLAY TECHNOLOGY LIMITED [GB/GB]; Building 2020, Cambourne Business Park, Cambourne, Cambridge Cambridgeshire CB23 6DW (GB) (Tous Sauf US).
SMITH, Euan, Christopher [GB/GB]; (GB) (US Seulement).
LAWRENCE, Nicholas; (US) (US Seulement)
Inventeurs : SMITH, Euan, Christopher; (GB).
LAWRENCE, Nicholas; (US)
Mandataire : MARKS & CLERK; 62-68 Hills Road, Cambridge CB2 1LA (GB)
Données relatives à la priorité :
0605748.3 23.03.2006 GB
Titre (EN) DATA PROCESSING HARDWARE
(FR) MATERIEL DE TRAITEMENT DE DONNEES
Abrégé : front page image
(EN)This invention generally relates to data processing hardware, and more particularly to hardware accelerators and related methods for matrix factorisation especially non- negat ive matrix factorisation (NMF). Embodiments of the invention are particularly useful for driving electroluminescent displays such as OLED displays. A matrix factorisation hardware accelerator for determining a pair of factor matrices (R;C) which when multiplied together approximate a target matrix, the hardware accelerator comprising: an input to receive an input data matrix representing said target matrix; a first factor matrix memory for storing row and column data for a first factor matrix (R), said first factor matrix memory having a plurality of first data buses each associated with a respective block of said first factor matrix memory for accessing first factor matrix column data stored in the block; a second factor matrix memory for storing row and column data for a second factor matrix (C), said second factor matrix memory having a plurality of second data buses each associated with a respective block of said second factor matrix memory for accessing second factor matrix row data stored in the block; a matrix of processor blocks, each processor block having: a first processor block data bus coupled to one of said first data buses, a second processor block data bus coupled to one of said second data buses, and a result data output; a processor memory block for storing a portion of a matrix (Q) representing a difference between a product of said pair of factor matrices and said target matrix; and a data processor comprising at least one multiply-add unit, said data processor having a first input coupled to said processor memory block and a second input coupled to one or both of said first and second processor block data buses and having an output coupled to said result data output; and control circuitry to control writing of data from said input into said processor memory blocks of said matrix of processor blocks, to control reading of data from said first and second factor matrix memories for provision to said matrix of processor blocks, and to control writing of data derived from said result data outputs back to said first and second factor matrix memories to perform said matrix factorisation.
(FR)La présente invention concerne du matériel de traitement de données, et plus particulièrement des accélérateurs matériels et des procédés associés destinés à la factorisation de matrice, particulièrement la factorisation de matrices non négatives (NMF). Des modes de réalisation de l'invention sont particulièrement utiles pour piloter des affichages électroluminescents tels que des affichages OLED. L'invention concerne plus particulièrement un accélérateur matériel de factorisation de matrice destiné à déterminer une paire de matrices facteur (R;C) qui, lorsqu'elles sont multipliées entre elles, approximent une matrice cible, ledit accélérateur matériel comprenant : une entrée destinée à la réception d'une matrice de données d'entrées représentant ladite matrice cible; une première mémoire de matrice facteur destinée à stocker des données de lignes et de colonnes pour une première matrice facteur (R), ladite première mémoire de matrice facteur ayant une pluralité de premiers bus de données associés chacun à un bloc respectif de ladite première mémoire de matrice facteur pour accéder aux premières données de colonne de matrice facteur stockées dans le bloc; une seconde mémoire de matrice facteur destinée à stocker des données de lignes et de colonnes pour une seconde matrice facteur (C), ladite seconde mémoire de matrice facteur ayant une pluralité de seconds bus de données associés chacun à un bloc respectif de ladite seconde mémoire de matrice facteur pour accéder aux secondes données de ligne de matrice facteur stockées dans le bloc; une matrice de blocs de processeur, chaque bloc de processeur ayant : un premier bus de données de bloc de processeur couplé à un desdits premiers bus de données, un second bus de données de bloc de processeur couplé à l'un desdits seconds bus de données, et une sortie de données de résultat; un bloc mémoire de processeur destiné à stocker une partie d'une matrice (Q) représentant une différence entre un produit de ladite paire de matrices facteur et ladite matrice cible; et un processeur de données comprenant au moins une unité multiplication-addition, ledit processeur de données ayant une première entrée couplée audit bloc mémoire de processeur et une seconde entrée couplée audit premier ou audit second bus de données de bloc de processeur, ou les deux, et ayant une sortie couplée à ladite sortie de données de résultat; et un circuit de contrôle destiné à contrôler l'écriture de données à partir de ladite entrée dans lesdits blocs mémoire de processeur de ladite matrice de blocs de processeur, à contrôler l'écriture de données à partir desdites première et seconde mémoire de matrice facteur pour pourvoir ladite matrice de blocs de processeur, et à contrôler l'écriture de données dérivées desdites sorties de données de résultat sur lesdites première et seconde mémoires de matrice facteur afin de réaliser ladite factorisation de matrice.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)