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1. (WO2007105263) PROCEDE D'AGENCEMENT DE CIRCUIT ANALOGIQUE ET SYSTEME DE TRAITEMENT DE DONNEES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/105263    N° de la demande internationale :    PCT/JP2006/304703
Date de publication : 20.09.2007 Date de dépôt international : 10.03.2006
CIB :
G06F 17/50 (2006.01), H01L 21/82 (2006.01)
Déposants : RENESAS TECHNOLOGY CORP. [JP/JP]; 6-2, Otemachi 2-chome Chiyoda-ku, Tokyo 1000004 (JP) (Tous Sauf US).
SATO, Takao [JP/JP]; (JP) (US Seulement).
SUGIMOTO, Hiroaki [JP/JP]; (JP) (US Seulement).
USUI, Toshiyuki [JP/JP]; (JP) (US Seulement)
Inventeurs : SATO, Takao; (JP).
SUGIMOTO, Hiroaki; (JP).
USUI, Toshiyuki; (JP)
Mandataire : TAMAMURA, Shizuyo; Room 901, Yamashiro Building 1, Kanda Ogawamachi 1-chome Chiyoda-ku, Tokyo 1010052 (JP)
Données relatives à la priorité :
Titre (EN) LAYOUT METHOD FOR ANALOG CIRCUIT, AND DATA PROCESSING SYSTEM
(FR) PROCEDE D'AGENCEMENT DE CIRCUIT ANALOGIQUE ET SYSTEME DE TRAITEMENT DE DONNEES
(JA) アナログ回路のレイアウト方法及びデータ処理システム
Abrégé : front page image
(EN)Diagram data of an analog circuit are input, a layout region of the analog circuit is divided into a plurality of sub-regions in response to manipulating instructions, circuits elements of the analog circuit are allocated to the divided sub-regions (rooms), relative positions of the divided sub-regions are regarded as relative ones of the layout, and boundaries adjacent to the divided sub-regions are layout boundaries, so that first processing is carried out for generating first group layout restrictions. A part of the divided sub-regions is cut out as a partial region (lower room) in response to manipulating instructions, relative positions of circuit elements included in the partial region are regarded as relative ones of the layout, and relative dispositions of the adjacent partial regions are relative positions for determining orders of up-streaming and down-streaming electric currents, so that second processing is carried out for generating second group layout restrictions. A layout pattern of the analog circuit is generated with the first and second group layout restrictions satisfied.
(FR)La présente invention concerne les données schématiques d'un circuit analogique qui sont entrées, une région d'agencement du circuit analogique qui est divisée en une pluralité de sous-régions en réponse aux instructions de manipulation, des éléments de circuit du circuit analogique qui sont attribués aux sous-régions (espaces) divisés, des positions relatives des sous-régions divisées qui sont considérées comme étant les positions relatives de l'agencement et les limites adjacentes aux sous-régions divisées qui sont des limites d'agencement, de sorte que le premier traitement est réalisé pour produire des premières restrictions d'agencement de groupe. Une partie des sous-régions divisées est coupée comme une région partielle (espace inférieur) en réponse aux instructions de manipulation, les positions relatives des éléments de circuit compris dans la région partielle sont considérées comme les éléments relatifs de l'agencement et les dispositions relatives des régions partielles adjacentes sont les positions relatives permettant de déterminer les ordres des courants électriques montants et descendants, de sorte qu'un second traitement est réalisé pour générer des secondes restrictions d'agencement de groupe. Un schéma d'agencement du circuit analogique est généré à la réalisation des première et seconde restrictions d'agencement de groupe.
(JA) アナログ回路の回路図データを入力し、操作指示に基づいて前記アナログ回路のレイアウト領域を複数に分割し、分割された複数の領域(ルーム)に前記アナログ回路の回路素子を割り当て、前記分割された領域の相対位置をレイアウトの相対位置とし、前記分割された領域の隣接境界をレイアウト境界とする第1のグループレイアウト制約を生成する処理と、操作指示に基づいて前記分割された領域の一部を部分領域(下位ルーム)として切り出し、切り出した部分領域に含まれる回路素子の相対位置をレイアウトの相対位置とし、隣接する部分領域の相対配置を電流が流れる上流と下流の順序を決める相対位置とする第2のグループレイアウト制約を生成する処理とを有し、第1及び第2のグループレイアウト制約を満足させて前記アナログ回路のレイアウトパターンを生成する。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)