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1. WO2007103892 - PROCÉDÉ ET APPAREIL DE TEST DE LOGIQUE D'AIGUILLAGE DE DONNÉES POUR STOCKAGE DE DONNÉES COMPRENANT DES SOUS-UNITÉS ADRESSABLES DE MANIÈRE INDÉPENDANTE

Numéro de publication WO/2007/103892
Date de publication 13.09.2007
N° de la demande internationale PCT/US2007/063339
Date du dépôt international 05.03.2007
CIB
G11C 29/12 2006.01
GPHYSIQUE
11ENREGISTREMENT DE L'INFORMATION
CMÉMOIRES STATIQUES
29Vérification du fonctionnement correct des mémoires; Test de mémoires lors d'opération en mode de veille ou hors-ligne
04Détection ou localisation d'éléments d'emmagasinage défectueux
08Test fonctionnel, p.ex. test lors d'un rafraîchissement, auto-test à la mise sous tension ou test réparti
12Dispositions intégrées pour les tests, p.ex. auto-test intégré
CPC
G11C 2029/1208
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
29Checking stores for correct operation ; ; Subsequent repair; Testing stores during standby or offline operation
04Detection or location of defective memory elements ; , e.g. cell constructio details, timing of test signals
08Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
12Built-in arrangements for testing, e.g. built-in self testing [BIST] ; or interconnection details
1208Error catch memory
G11C 29/022
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
29Checking stores for correct operation ; ; Subsequent repair; Testing stores during standby or offline operation
02Detection or location of defective auxiliary circuits, e.g. defective refresh counters
022in I/O circuitry
G11C 29/1201
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
29Checking stores for correct operation ; ; Subsequent repair; Testing stores during standby or offline operation
04Detection or location of defective memory elements ; , e.g. cell constructio details, timing of test signals
08Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
12Built-in arrangements for testing, e.g. built-in self testing [BIST] ; or interconnection details
1201comprising I/O circuitry
G11C 29/16
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
29Checking stores for correct operation ; ; Subsequent repair; Testing stores during standby or offline operation
04Detection or location of defective memory elements ; , e.g. cell constructio details, timing of test signals
08Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
12Built-in arrangements for testing, e.g. built-in self testing [BIST] ; or interconnection details
14Implementation of control logic, e.g. test mode decoders
16using microprogrammed units, e.g. state machines
G11C 29/44
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
29Checking stores for correct operation ; ; Subsequent repair; Testing stores during standby or offline operation
04Detection or location of defective memory elements ; , e.g. cell constructio details, timing of test signals
08Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
12Built-in arrangements for testing, e.g. built-in self testing [BIST] ; or interconnection details
44Indication or identification of errors, e.g. for repair
G11C 29/4401
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
29Checking stores for correct operation ; ; Subsequent repair; Testing stores during standby or offline operation
04Detection or location of defective memory elements ; , e.g. cell constructio details, timing of test signals
08Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
12Built-in arrangements for testing, e.g. built-in self testing [BIST] ; or interconnection details
44Indication or identification of errors, e.g. for repair
4401for self repair
Déposants
  • QUALCOMM INCORPORATED [US]/[US] (AllExceptUS)
  • MAMILETI, Lakshmikant [US]/[US] (UsOnly)
  • KRISHNAMURTHY, Anand [IN]/[US] (UsOnly)
  • MUMFORD, Clint Wayne [US]/[US] (UsOnly)
  • PATEL, Sanjay B. [US]/[US] (UsOnly)
Inventeurs
  • MAMILETI, Lakshmikant
  • KRISHNAMURTHY, Anand
  • MUMFORD, Clint Wayne
  • PATEL, Sanjay B.
Mandataires
  • OGROD, Gregory D.
Données relatives à la priorité
11/367,95903.03.2006US
Langue de publication anglais (EN)
Langue de dépôt anglais (EN)
États désignés
Titre
(EN) METHOD AND APPARATUS FOR TESTING DATA STEERING LOGIC FOR DATA STORAGE HAVING INDEPENDENTLY ADDRESSABLE SUBUNITS
(FR) PROCÉDÉ ET APPAREIL DE TEST DE LOGIQUE D'AIGUILLAGE DE DONNÉES POUR STOCKAGE DE DONNÉES COMPRENANT DES SOUS-UNITÉS ADRESSABLES DE MANIÈRE INDÉPENDANTE
Abrégé
(EN)
Read and write data steering logic in the I/O of a memory array is tested by providing a data bus lane for each addressable subunit of a memory array storage location. Each bus lane is connected to the data input of a comparator. A BIST controller writes test patterns to the memory through the write steering logic and reads the test patterns in parallel to test the write steering logic. The BIST controller writes test patterns to the memory in parallel and reads the test patterns through the read steering logic to test the read steering logic. In both cases, a separate comparator dedicated to each bus lane verifies that the subunit data was properly shifted between the data bus lane and memory storage location subunit. The comparators are effectively disabled during normal operations to prevent logic gate switching.
(FR)
L'invention concerne une logique d'aiguillage de données de lecture et d'écriture dans les E/S d'un réseau mémoire testée par fourniture d'une voie de bus de données à chaque sous-unité adressable d'un emplacement de stockage de réseau mémoire. Chaque voie de bus est connectée à l'entrée de données d'un comparateur. Un contrôleur à auto-test intégré (BIST) écrit des structures de test dans la mémoire via la logique d'aiguillage de données et lit ces structures de test en parallèle afin de tester de la logique d'aiguillage d'écriture. Le contrôleur BIST écrit des structures de test dans la mémoire en parallèle et lit ces structures de test via la logique d'aiguillage de lecture afin de la tester. Dans les deux cas, un comparateur séparé dédié à chaque voie de bus vérifie que les données de sous-unité ont été correctement déplacées entre la voie de bus de données et la sous-unité d'emplacement de stockage mémoire. Les comparateurs sont efficacement désactivés pendant des opérations normales afin d'empêcher la commutation d'une grille logique.
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