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1. (WO2007103609) PROCÉDÉ DE FABRICATION SEMI-CONDUCTEUR INTÉGRANT DES ÉLÉMENTS DE CONTRAINTE ET ÉLÉMENTS DE CONTRAINTE DE COUCHES DIÉLECTRIQUES INTERNIVEAUX
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/103609    N° de la demande internationale :    PCT/US2007/061841
Date de publication : 13.09.2007 Date de dépôt international : 08.02.2007
CIB :
H01L 21/336 (2006.01)
Déposants : FREESCALE SEMICONDUCTOR INC. [US/US]; 6501 William Cannon Drive West, Austin, Texas 78735 (US) (Tous Sauf US).
ZHANG, Da [CN/US]; (US) (US Seulement).
ADAMS, Vance H. [US/US]; (US) (US Seulement).
NGUYEN, Bich-Yen [US/US]; (US) (US Seulement).
GRUDOWSKI, Paul A. [CN/US]; (US) (US Seulement)
Inventeurs : ZHANG, Da; (US).
ADAMS, Vance H.; (US).
NGUYEN, Bich-Yen; (US).
GRUDOWSKI, Paul A.; (US)
Mandataire : KING, Robert L.; 7700 W. Parmer Lane, MD: PL02, Austin, TX 78729 (US)
Données relatives à la priorité :
11/361,171 24.02.2006 US
Titre (EN) SEMICONDUCTOR PROCESS INTEGRATING SOURCE/DRAIN STRESSORS AND INTERLEVEL DIELECTRIC LAYER STRESSORS
(FR) PROCÉDÉ DE FABRICATION SEMI-CONDUCTEUR INTÉGRANT DES ÉLÉMENTS DE CONTRAINTE ET ÉLÉMENTS DE CONTRAINTE DE COUCHES DIÉLECTRIQUES INTERNIVEAUX
Abrégé : front page image
(EN)A semiconductor fabrication process includes forming isolation structures (106) on either side of a transistor region, forming a gate structure (110) overlying the transistor region, removing source/drain regions (107) to form source/drain recesses (120), removing portions of the isolation structures to form recessed isolation structures (126), and filling the source/drain recesses with a source/drain stressor such as an epitaxially formed semiconductor. A lower surface of the source/drain recess is preferably deeper than an upper surface of the recessed isolation structure by approximately 10 to 30 nm. Filling the source/drain recesses may precede or follow forming the recessed isolation structures. An ILD stressor (140) is then deposited over the transistor region such that the ILD stressor is adjacent to sidewalls of the source/drain structure thereby coupling the ILD stressor to the source/drain stressor. The ILD stressor is preferably compressive or tensile silicon nitride and the source/drain structure is preferably silicon germanium or silicon carbon.
(FR)Le procédé de fabrication de semi-conducteur selon l'invention consiste à réaliser des structures d'isolation (106) de chaque côté d'une zone de transistor, à réaliser une structure de gâchette (110) recouvrant la zone de transistor, à retirer les zones de source/drain (107) pour constituer des retraits de source/drain (120), à retirer des parties des structures d'isolation pour constituer des structures d'isolation en retrait (126), et à remplir les retraits de source/drain avec un élément de contrainte de source/drain comme un semi-conducteur obtenu par croissance épitaxique. Une surface inférieure du retrait de source/drain est de préférence plus profonde qu'une surface supérieure de la structure d'isolation en retrait d'environ 10 à 30 nm. Le remplissage du retrait de source/drain peut précéder ou suivre la constitution des structures d'isolation en retrait. Un élément de contrainte ILD (140) est ensuite déposé sur la zone de transistor de telle sorte que l'élément de contrainte ILD est adjacent aux parois latérales de la structure de source/drain, de façon à coupler l'élément de contrainte ILD à l'élément de contrainte de source/drain. L'élément de contrainte ILD est de préférence un nitrure de silicium de contrainte de compression ou de traction, et la structure de source/drain est de préférence constituée de silicium-germanium ou de silicium-carbone.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)