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1. (WO2007099590) PROCÉDÉ DE CONCEPTION DE SYSTÈME DE TRAITEMENT DES DONNÉES, DISPOSITIF D'AIDE À LA CONCEPTION ET PROCÉDÉ DE VÉRIFICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/099590    N° de la demande internationale :    PCT/JP2006/303712
Date de publication : 07.09.2007 Date de dépôt international : 28.02.2006
CIB :
G06F 9/48 (2006.01)
Déposants : RENESAS TECHNOLOGY CORP. [JP/JP]; 6-2, Otemachi 2-chome Chiyoda-ku, Tokyo 1000004 (JP) (Tous Sauf US).
TANIMOTO, Tadaaki [JP/JP]; (JP) (US Seulement)
Inventeurs : TANIMOTO, Tadaaki; (JP)
Mandataire : TAMAMURA, Shizuyo; Room 901, Yamashiro Building 1, Kanda Ogawamachi 1-chome Chiyoda-ku, Tokyo 1010052 (JP)
Données relatives à la priorité :
Titre (EN) DESIGNING METHOD OF DATA PROCESSING SYSTEM, DESIGN ASSISTING DEVICE, AND VERIFYING METHOD
(FR) PROCÉDÉ DE CONCEPTION DE SYSTÈME DE TRAITEMENT DES DONNÉES, DISPOSITIF D'AIDE À LA CONCEPTION ET PROCÉDÉ DE VÉRIFICATION
(JA) データ処理システムの設計方法、設計支援装置及び検証方法
Abrégé : front page image
(EN)A subject bus system receives casting data at a regular interval and carries out a pipe-line-like operation. In order to take out real time restrictions to each circuit module in compliance with latency and throughput restrictions given as a specification, circuit-module level operations of the bus system are described with a sub-class of a time Petri net, the worst execution time of a bus transfer is then estimated and the time Petri net is analyzed by using its value. In its analysis, the real time restrictions are taken out by subtracting the maximum limit or the worst possible waiting time due to bus conflicts or resource conflicts between the circuit modules. Thus, when the bus system is designed to satisfy the real time restrictions given as a demand specification, the real time restrictions for each circuit module constituting the bus system can be estimated as precisely as possible at an early stage.
(FR)Selon l'invention, un système de bus sujet reçoit des données de diffusion à intervalle régulier et exécute une opération de type pipeline. Afin d'extraire des restrictions en temps réel pour chaque module de circuit conformément à des restrictions de latence et de rendement données en tant que spécification, des opérations au niveau du module de circuit du système de bus sont décrites avec une sous-classe d'un réseau de Pétri temporel, le pire temps d'exécution d'un transfert par bus est ensuite estimé et le réseau de Pétri temporel est analysé à l'aide de sa valeur. Lors de ladite analyse, les restrictions en temps réel sont extraites par soustraction de la limite maximale ou du pire temps d'attente possible dû à des conflits de bus ou à des conflits de ressources entre les modules de circuit. Ainsi, lorsque le système de bus est conçu pour satisfaire les restrictions en temps réel données en tant que spécification de demande, les restrictions en temps réel pour chaque module de circuit constituant le système de bus peuvent être estimées aussi précisément que possible à un stade précoce.
(JA) 一定間隔のデータ投入を受けてパイプライン的な動作を行うバスシステムを対象とし、仕様として与えたレイテンシ制約及びスループット制約を満たすための、各回路モジュールへの実時間制約を導出するために、バスシステムの回路モジュールレベルの動作をタイムペトリネットのサブクラスで記述し、バス転送の最悪実行時間見積もりを行った後、その値を用いてタイムペトリネットを解析する。その解析においては回路モジュール間でのバスコンフリクトやリソースコンフリクトによる最大限即ち最悪と考えられる待ち時間を差し引いて、実時間制約の導出を行う。これにより、要求仕様として与えた実時間制約を満たすようバスシステムを設計する際、バスシステムを構成する各回路モジュールの実時間制約を早期に出来る限り正確に見積もることができる。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)