WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2007095438) GRILLE A FAIBLE RESISTANCE POUR DES APPLICATIONS DE TRANSISTOR MOS DE PUISSANCE ET PROCEDE DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/095438    N° de la demande internationale :    PCT/US2007/061717
Date de publication : 23.08.2007 Date de dépôt international : 06.02.2007
CIB :
H01L 21/8242 (2006.01), H01L 21/336 (2006.01), H01L 29/76 (2006.01)
Déposants : FAIRCHILD SEMICONDUCTOR CORPORATION [US/US]; 82 Running Hill Road, South Portland, Maine 04106 (US) (Tous Sauf US).
SREEKANTHAM, Sreevatsa [IN/US]; (US) (US Seulement).
HO, Ihsiu [--/US]; (US) (US Seulement).
SESSION, Fred [US/US]; (US) (US Seulement).
NAYLOR, James, Kent [US/US]; (US) (US Seulement)
Inventeurs : SREEKANTHAM, Sreevatsa; (US).
HO, Ihsiu; (US).
SESSION, Fred; (US).
NAYLOR, James, Kent; (US)
Mandataire : SANI, Barmak; Townsend And Townsend And Crew Llp, Two Embarcadero Center, 8th Floor, San Francisco, California 94111-3834 (US)
Données relatives à la priorité :
60/772,315 10.02.2006 US
11/467,997 29.08.2006 US
Titre (EN) LOW RESISTANCE GATE FOR POWER MOSFET APPLICATIONS AND METHOD OF MANUFACTURE
(FR) GRILLE A FAIBLE RESISTANCE POUR DES APPLICATIONS DE TRANSISTOR MOS DE PUISSANCE ET PROCEDE DE FABRICATION
Abrégé : front page image
(EN)A trench gate field effect transistor is formed as follows. A trench is formed in a semiconductor region, followed by a dielectric layer lining sidewalls and bottom of the trench and extending over mesa regions adjacent the trench. A conductive seed layer is formed in a bottom portion of the trench over the dielectric layer. A low resistance material is grown over the conductive seed layer, wherein the low resistance material is selective to the conductive seed layer.
(FR)Selon la présente invention, un transistor à effet de champ à grille de tranchée est formé comme ci-après. Une tranchée est formée dans une région semi-conductrice, suivie par une couche diélectrique recouvrant les parois latérales et le fond de la tranchée et s'étendant sur des régions de mesa adjacentes à la tranchée. Une couche de germe conductrice est formée dans une partie inférieure de la tranchée sur la couche diélectrique. Un matériau à faible résistance est mis à croître sur ladite couche de germe, ledit matériau étant sélectif par rapport à ladite couche de germe.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)