WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2007095080) SYSTÈME ET PROCÉDÉ POUR CIRCUITS DE MÉMOIRE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/095080    N° de la demande internationale :    PCT/US2007/003460
Date de publication : 23.08.2007 Date de dépôt international : 08.02.2007
CIB :
G06F 12/00 (2006.01)
Déposants : RAJAN, Suresh, Natarajan [US/US]; (US) (US Seulement).
SMITH, Michael, John, Sebastian [US/US]; (US) (US Seulement).
SCHAKEL, Keith, R. [US/US]; (US) (US Seulement).
WANG, David, T. [US/US]; (US) (US Seulement).
WEBER, Frederick, Daniel [US/US]; (US) (US Seulement).
METARAM, INC. [US/US]; 181 Metro Drive, Suite 400, San Jose, CA 95110 (US) (Tous Sauf US)
Inventeurs : RAJAN, Suresh, Natarajan; (US).
SMITH, Michael, John, Sebastian; (US).
SCHAKEL, Keith, R.; (US).
WANG, David, T.; (US).
WEBER, Frederick, Daniel; (US)
Mandataire : KOTAB, Dominic, M.; Zilka-Kotab, PC, P.O. Box 721120, San Jose, California 95172-1120 (US)
Données relatives à la priorité :
60/772,414 09.02.2006 US
11/461,437 31.07.2006 US
60/865,624 13.11.2006 US
Not furnished 05.02.2007 US
Not furnished 05.02.2007 US
Titre (EN) MEMORY CIRCUIT SYSTEM AND METHOD
(FR) SYSTÈME ET PROCÉDÉ POUR CIRCUITS DE MÉMOIRE
Abrégé : front page image
(EN)A memory circuit system and method are provided. In one embodiment, an interface circuit is capable of communication with a plurality of memory circuits and a system. In use, the interface circuit is operable to interface the memory circuits and the system for reducing command scheduling constraints of the memory circuits. In another embodiment, an interface circuit is capable of communication with a plurality of memory circuits and a system. In use, the interface circuit is operable to translate an address associated with a command communicated between the system and the memory circuits. In yet another embodiment, at least one memory stack comprises a plurality of DRAM integrated circuits. Further, a buffer circuit, coupled to a host system, is utilized for interfacing the memory stack to the host system for transforming one or more physical parameters between the DRAM integrated circuits and the host system. In still yet another embodiment, at least one memory stack comprises a plurality of DRAM integrated circuits. Further, an interface circuit, coupled to a host system, is utilized for interfacing the memory stack to the host system so to operate the memory stack as a single DRAM integrated circuit.
(FR)L'invention concerne un système et un procédé pour circuits de mémoire. Dans une forme de réalisation, un circuit d'interface est capable de communiquer avec une pluralité de circuits de mémoire et avec un système. En cours de fonctionnement, le circuit d'interface peut servir à interfacer les circuits de mémoire et le système afin de réduire les contraintes liées à l'ordonnancement des instructions dans les circuits de mémoire. Dans une forme de réalisation différente, un circuit d'interface est capable de communiquer avec une pluralité de circuits de mémoire et avec un système. En cours de fonctionnement, ce circuit d'interface assure la traduction d'une adresse associée à une instruction transmise entre le système et les circuits de mémoire. Une troisième forme de réalisation fait appel à au moins une pile mémoire comprenant une pluralité de circuits intégrés DRAM. Un circuit tampon couplé à un circuit hôte assure l'interfaçage de la pile mémoire avec le système hôte afin de permettre la transformation d'un ou de plusieurs paramètres physiques entre les circuits intégrés DRAM et le système hôte. Une quatrième forme de réalisation encore différente fait appel à au moins une pile mémoire comprenant une pluralité de circuits intégrés DRAM. Un circuit d'interface couplé à un système hôte est utilisé pour interfacer la pile mémoire avec le système hôte de telle manière que la pile mémoire fonctionne comme un seul circuit intégré DRAM.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)