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1. (WO2007094571) CIRCUIT DE DÉCALAGE DE NIVEAU DU TYPE À COUPLAGE CAPACITIF DE CONSOMMATION D'ÉNERGIE FAIBLE ET DE PETITE TAILLE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/094571    N° de la demande internationale :    PCT/KR2007/000358
Date de publication : 23.08.2007 Date de dépôt international : 22.01.2007
CIB :
H03K 19/0175 (2006.01)
Déposants : IUCF-HYU [KR/KR]; Industry-University Cooperation Foundation, Hanyang University, #113, 1fr. Hit B/d, 17 Haengdang-dong, Sungdong-guSeoul 133-791 (KR) (Tous Sauf US).
KWON, Oh-Kyoung [KR/KR]; (KR) (US Seulement)
Inventeurs : KWON, Oh-Kyoung; (KR)
Mandataire : KIM, Ham-Kon; 2nd Floor Yongma Building, 668-2 Yoksam-Dong, Kangnam-ku, Seoul 135-080 (KR)
Données relatives à la priorité :
10-2006-0013963 14.02.2006 KR
Titre (EN) CAPACITIVE COUPLING TYPE LEVEL SHIFT CIRCUIT OF LOW POWER CONSUMPTION AND SMALL SIZE
(FR) CIRCUIT DE DÉCALAGE DE NIVEAU DU TYPE À COUPLAGE CAPACITIF DE CONSOMMATION D'ÉNERGIE FAIBLE ET DE PETITE TAILLE
Abrégé : front page image
(EN)Provided is a level shift circuit. The level shift circuit includes an inverter including a first transistor having a first polarity to which an input signal from an input port is applied through a gate and a second transistor having a second polarity which is an opposite polarity to the first polarity, the second transistor being connected in series to the first transistor between a positive source voltage and a negative source voltage and a connection node between the first and second transistors being an output port, a capacitor connected between a gate of the first transistor and a gate of the second transistor, and a voltage adjusting means for accurately adjusting a voltage applied to the gate of the second transistor according to an exact switching operation time of the second transistor, using a clock signal and an output port signal of the inverter. A stable and high-speed operation can be performed with a comparatively small size and low power consumption can be achieved.
(FR)La présente invention concerne un circuit de décalage de niveau. Le circuit de décalage de niveau comporte un convertisseur continu-alternatif comprenant un premier transistor ayant une première polarité auquel un signal d'entrée provenant d'une borne d'entrée est appliqué à travers une grille et un second transistor ayant une seconde polarité qui est une polarité opposée à la première, le second transistor étant connecté en série au premier transistor entre une tension de source positive et une tension de source négative et un noeud de connexion entre les premier et second transistors étant une borne de sortie, un condensateur connecté entre une grille du premier transistor et une grille du second transistor, et un moyen d'ajustement de tension pour l'ajustement précis d'une tension appliquée à la grille du premier transistor et une grille du second transistor, et un moyen d'ajustement de tension pour l'ajustement précis d'une tension appliquée à la grille du second transistor selon un temps précis de fonctionnement de commutation, au moyen d'un signal d'horloge et d'un signal de borne de sortie du convertisseur continu-alternatif. Il est possible de réaliser un fonctionnement stable à grande vitesse avec une taille relativement petite et d'obtenir une consommation d'énergie relativement faible.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : coréen (KO)