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1. (WO2007094047) DISPOSITIF D'OPÉRATION ARITHMÉTIQUE ET MÉTHODE D'OPÉRATION ARITHMÉTIQUE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/094047    N° de la demande internationale :    PCT/JP2006/302534
Date de publication : 23.08.2007 Date de dépôt international : 14.02.2006
CIB :
G06F 7/483 (2006.01)
Déposants : FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588 (JP) (Tous Sauf US).
KAN, Ryuji [JP/JP]; (JP) (US Seulement)
Inventeurs : KAN, Ryuji; (JP)
Mandataire : SAKAI, Hiroaki; Sakai International Patent Office Kasumigaseki Building 2-5, Kasumigaseki 3-chome Chiyoda-ku, Tokyo 1006020 (JP)
Données relatives à la priorité :
Titre (EN) ARITHMETIC OPERATION DEVICE AND ARITHMETIC OPERATING METHOD
(FR) DISPOSITIF D'OPÉRATION ARITHMÉTIQUE ET MÉTHODE D'OPÉRATION ARITHMÉTIQUE
(JA) 演算装置および演算方法
Abrégé : front page image
(EN)In an FMA arithmetic operation unit, a timing control circuit (170) controls bypass selectors (153, 154) to bypass intermediate registers (53, 55) at the execution of floating decimal adding and subtracting operations, controls a bypass selectors (156) to bypass an intermediate register (58) at the execution of a floating decimal multiplying operation, and controls bypass selectors (150-152) to bypass a register file and other operation result registers (10) and operand registers (30-32) when an FMA operation continues.
(FR)Dans une unité d'opération arithmétique FMA, un circuit de contrôle de synchronisation (170) contrôle des sélecteurs de dérivation (153, 154) pour contourner des registres intermédiaires (53, 55) lors de l'exécution d'opérations d'addition et de soustraction en virgule flottante, contrôle un sélecteur de dérivation (156) pour contourner un registre intermédiaire (58) lors de l'exécution d'une opération de multiplication en virgule flottante et contrôle des sélecteurs de dérivation (150-152) pour contourner un fichier registre et d'autres registres de résultat d'opération (10) et des registres d'opérande (30-32) lorsqu'une opération FMA se poursuit.
(JA) 本発明にかかるFMA演算器は、タイミング制御回路(170)が、浮動小数点加減算実行時に、バイパスセレクタ(153,154)を制御して中間レジスタ(53,55)をバイパスし、浮動小数点乗算実行時に、バイパスセレクタ(156)を制御して中間レジスタ(58)をバイパスし、FMA演算が連続する場合に、バイパスセレクタ(150~152)を制御して、レジスタファイル・他演算器結果レジスタ(10)、オペランドレジスタ(30~32)をバイパスする。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)