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1. (WO2007093956) TRANSFORMATION D'UN SIGNAL D'ENTRÉE EN UN NIVEAU DE TENSION DE SORTIE LOGIQUE AVEC UN COMPORTEMENT D'HYSTÉRÉSIS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/093956    N° de la demande internationale :    PCT/IB2007/050463
Date de publication : 23.08.2007 Date de dépôt international : 13.02.2007
CIB :
H03K 19/00 (2006.01), H03K 19/0185 (2006.01), H03K 3/3565 (2006.01)
Déposants : NXP B.V. [NL/NL]; High Tech Campus 60, NL-5656 AG Eindhoven (NL) (Tous Sauf US).
HUITSING, Albert [NL/NL]; (AT) (US Seulement).
HOEFNAGEL, Louw [NL/NL]; (AT) (US Seulement).
JANS, Thierry [NL/NL]; (AT) (US Seulement)
Inventeurs : HUITSING, Albert; (AT).
HOEFNAGEL, Louw; (AT).
JANS, Thierry; (AT)
Mandataire : RÖGGLA, Harald; NXP Semiconductors Austria GmbH, Gutheil-Schoder-Gasse 8-12, A-1102 Vienna (AT)
Données relatives à la priorité :
06110022.8 16.02.2006 EP
Titre (EN) TRANSFORMATION OF AN INPUT SIGNAL INTO A LOGICAL OUTPUT VOLTAGE LEVEL WITH A HYSTERESIS BEHAVIOR
(FR) TRANSFORMATION D'UN SIGNAL D'ENTRÉE EN UN NIVEAU DE TENSION DE SORTIE LOGIQUE AVEC UN COMPORTEMENT D'HYSTÉRÉSIS
Abrégé : front page image
(EN)It is described a circuit and a method for transforming an input signal into a logical output. The circuit (100) comprises an inverter stage (120), connected in between the first conductor (101) and the second conductor (102). The inverter stage (120) includes a MOS switch (MPO), which comprises a first terminal being connected to the first conductor (101), a second terminal being connected to an output node (hyst), a gate terminal being connected to an input node (JN), and a back gate terminal. The circuit (100) further comprises a voltage divider (130), connected in between the first conductor (101) and the output node (hyst), wherein the voltage divider (130) provides a divider output node (bg) being connected to the back gate terminal. The circuit (100) represents an input cell having an improved hysteresis behavior over the total operating voltage range. This is achieved by adjusting the back gate voltage of the MOS switch (MPO) during a transition from an input level Low to an input level High. This causes a temporarily increased threshold voltage for turning off the MOS switch (MPO) during the transition.
(FR)La présente invention concerne un circuit et un procédé pour la transformation d'un signal d'entrée en une sortie logique. Le circuit (100) comporte un étage de convertisseur continu-alternatif (120), connecté entre le premier conducteur (101) et le second conducteur (102). L'étage de convertisseur continu-alternatif (120) comporte un commutateur MOS (MPO), comprenant une première borne connectée au premier conducteur (101), une seconde borne connectée à un noeud de sortie (hyst), une borne de grille connectée à un noeud d'entrée (JN), et une borne de grille arrière. Le circuit (100) comporte également un diviseur de tension (130), connecté entre le premier conducteur (101) et le noeud de sortie (hyst), ledit diviseur de tension (130) fournissant un noeud de sortie de diviseur (bg) étant connecté à la borne de grille arrière. Le circuit (100) représente une cellule d'entrée présentant un comportement d'hystérésis amélioré sur toute la plage de tension de fonctionnement. Cela est obtenu par l'ajustement de la tension de la grille arrière du commutateur MOS (MPO) lors d'une transition depuis un faible niveau d'entrée vers un niveau d'entrée élevé. Cela entraîne un seuil temporairement accru pour la mise en arrêt du commutateur MOS (MPO) lors de la transition.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)