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1. (WO2007092528) ARCHITECTURE MULTIPROCESSEUR OPTIMISÉE PAR DES UNITÉS D'EXÉCUTION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/092528    N° de la demande internationale :    PCT/US2007/003313
Date de publication : 16.08.2007 Date de dépôt international : 05.02.2007
CIB :
G06F 15/00 (2006.01)
Déposants : FISH, Russell, H., III [US/US]; (US)
Inventeurs : FISH, Russell, H., III; (US)
Mandataire : UNDERWOOD, Steven, D.; MORGAN LEWIS, 1111 Pennsylvania Ave., NW, Washington, D.C. 20004 (US)
Données relatives à la priorité :
60/764,955 03.02.2006 US
Titre (EN) THREAD OPTIMIZED MULTIPROCESSOR ARCHITECTURE
(FR) ARCHITECTURE MULTIPROCESSEUR OPTIMISÉE PAR DES UNITÉS D'EXÉCUTION
Abrégé : front page image
(EN)In one aspect, the invention comprises a system comprising: (a) a plurality of parallel processors on a single chip; and (b) computer memory located on the chip and accessible by each of the processors; wherein each of the processors is operable to process a de minimis instruction set, and wherein each of the processors comprises local caches dedicated to each of at least three specific registers in the processor. In another aspect, the invention comprises a system comprising: (a) a plurality of parallel processors on a single chip; and (b) computer memory located on the chip and accessible by each of the processors, wherein each of the processors is operable to process an instruction set optimized for thread-level parallel processing.
(FR)L'invention concerne, dans un aspect, un système comprenant: a) une pluralité de processeurs parallèles disposés sur une seule puce; et b) une mémoire d'ordinateur située sur la puce et accessible à chaque processeur, chaque processeur pouvant fonctionner pour traiter un ensemble d'instructions de minimis. Chaque processeur comprend des antémémoires locales réservées à chacun d'au moins trois registres spécifiques résidant dans le processeur. Dans un autre aspect, on décrit un système comprenant: a) une pluralité de processeurs parallèles disposés sur une seule puce; et b) une mémoire d'ordinateur située sur la puce et accessible à chaque processeur, chaque processeur pouvant fonctionner pour traiter un ensemble d'instructions optimisé par traitement parallèle au niveau des unités d'exécution.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)