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1. (WO2007091316) TRANSISTOR MOS A CANAL P ET DISPOSITIF A CIRCUIT INTEGRE A SEMICONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/091316    N° de la demande internationale :    PCT/JP2006/302173
Date de publication : 16.08.2007 Date de dépôt international : 08.02.2006
CIB :
H01L 21/336 (2006.01), H01L 21/8238 (2006.01), H01L 27/092 (2006.01), H01L 29/78 (2006.01)
Déposants : FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588 (JP) (Tous Sauf US).
SHIMA, Masashi [JP/JP]; (JP) (US Seulement)
Inventeurs : SHIMA, Masashi; (JP)
Mandataire : ITOH, Tadahiko; 32nd Floor, Yebisu Garden Place Tower, 20-3, Ebisu 4-chome, Shibuya-ku, Tokyo 1506032 (JP)
Données relatives à la priorité :
Titre (EN) p-CHANNEL MOS TRANSISTOR AND SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE
(FR) TRANSISTOR MOS A CANAL P ET DISPOSITIF A CIRCUIT INTEGRE A SEMICONDUCTEUR
(JA) pチャネルMOSトランジスタおよび半導体集積回路装置
Abrégé : front page image
(EN)A p-channel MOS transistor includes a gate electrode formed on a silicon substrate via a gate insulating film, and a p-type source region and a p-type drain region formed on the opposite sides of a channel region directly under the gate electrode in the silicon substrate. In the p-channel MOS transistor, the gate electrode carries first and second sidewall insulating films, respectively, on a pair of opposing sidewall faces. First and second p-type epitaxial regions higher than the gate electrode exist, respectively, on the outside of the first and second sidewall insulating films on the silicon substrate. The first and second p-type epitaxial regions are covered continuously with a stress film storing tensile stress and covering the gate electrode via the first and second sidewall insulating films.
(FR)L'invention concerne un transistor MOS à canal P, comportant une électrode de grille formée sur un substrat en silicium via un film isolant de grille, et une zone de source du type P et une zone de drain du type P formées sur les côtés opposés d'une zone de canal, directement sous l'électrode de grille dans le substrat en silicium. Dans le transistor MOS à canal P, l'électrode de grille porte respectivement des premier et deuxième films isolants latéraux sur une paire de faces latérales opposées. Des première et deuxième zones épitaxiales du type P plus élevées que l'électrode de grille sont respectivement formées sur l'extérieur des premier et deuxième films isolants latéraux sur le substrat en silicium. Les première et deuxième zones épitaxiales du type P sont entièrement recouvertes d'un film de contrainte encaissant les contraintes de traction et recouvrant l'électrode de grille via les premier et deuxième films isolants latéraux.
(JA) pチャネルMOSトランジスタは、シリコン基板上にゲート絶縁膜を介して形成されたゲート電極と、前記シリコン基板中、前記ゲート電極直下のチャネル領域の両側に形成されたp型ソース領域およびp型ドレイン領域を含み、前記ゲート電極は、対向する1対の側壁面上に、それぞれ第1および第2の側壁絶縁膜を担持し、前記シリコン基板上は、前記第1および第2の側壁絶縁膜のそれぞれ外側に、前記ゲート電極の高さよりも高い、第1および第2のp型エピタキシャル領域を有し、前記第1および第2のp型エピタキシャル領域は、前記ゲート電極を前記第1および第2の側壁絶縁膜を介して覆う、引張り応力を蓄積した応力膜により、連続的に覆われている。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)