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1. (WO2007088615) CIRCUIT DE MEMORISATION A SEMICONDUCTEUR ET APPAREIL DE TRAITEMENT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/088615    N° de la demande internationale :    PCT/JP2006/301739
Date de publication : 09.08.2007 Date de dépôt international : 02.02.2006
CIB :
G11C 11/41 (2006.01)
Déposants : FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588 (JP) (Tous Sauf US).
SHINOHARA, Kensuke [JP/JP]; (JP) (US Seulement).
YOSHIMI, Kouichi [JP/JP]; (JP) (US Seulement)
Inventeurs : SHINOHARA, Kensuke; (JP).
YOSHIMI, Kouichi; (JP)
Mandataire : SANADA, Tamotsu; Kichijoji-Hirose Bldg. 5th Floor 10-31, Kichijoji-honcho 1-chome Musashino-shi, Tokyo 1800004 (JP)
Données relatives à la priorité :
Titre (EN) SEMICONDUCTOR STORAGE CIRCUIT AND PROCESSING APPARATUS
(FR) CIRCUIT DE MEMORISATION A SEMICONDUCTEUR ET APPAREIL DE TRAITEMENT
(JA) 半導体記憶回路および処理装置
Abrégé : front page image
(EN)There are included a transfer gate (17) that controls the inputting of a write signal to a drive-end inverter (11); a write word line (22) that can input, as a gate input, a transfer control signal to be used for controlling the opening/closing of the transfer gate (17); an N-channel transistor (20) having its drain series connected to the source of an N-channel transistor (16) of a feedback-end inverter (12) and also having its source connected to a ground; an inverted signal generating part (26) that generates an inverted signal; an inverted signal line (25) that can input this generated inverted signal as a gate input to the N-channel transistor (20); and an adjusting part (16) that adjusts, during writing of a data into a memory element (10), such that the inverted signal is inputted to the N-channel transistor (20) before the transfer control signal is inputted to the transfer gate (17). This arrangement can facilitate the writing of data during a writing operation, while improving the soft error tolerance.
(FR)La présente invention concerne une porte de transfert (17) qui commande l'application en entrée d'un signal d'écriture sur un inverseur d'extrémité d'attaque (11), une ligne de mots d'écriture (22) qui peut recevoir en entrée, en temps qu'entrée de porte, un signal de commande de transfert à utiliser pour commander l'ouverture/fermeture de la porte de transfert (17), un transistor à canal N (20) ayant son drain relié en série à la source d'un transistor de canal N (16) d'un inverseur d'extrémité de rétroaction (12) et ayant également sa source reliée à la masse, une partie de génération de signal inversé (26) qui génère un signal inversé, une ligne de signal inversé (25) qui peut appliquer en entrée ce signal généré inversé en tant qu'entrée de porte au transistor à canal N (20), ainsi qu'une partie d'ajustement (16) qui effectue un ajustement, pendant l'écriture d'une donnée dans un élément de mémoire (10), de sorte que le signal de commande de transfert soit appliqué en entrée au transistor à canal N (20) avant que le signal de commande de transfert soit appliqué en entrée à la porte de transfert (17). Cet agencement peut faciliter l'écriture de données pendant une opération d'écriture tout en améliorant la tolérance à une erreur de logiciel.
(JA) ドライブ側インバータ(11)への書込信号の入力を制御する転送ゲート(17)と、この転送ゲート(17)の開閉制御を行なうための転送制御信号をゲート入力として入力可能なライト用ワード線(22)と、ドレインをフィードバック側インバータ(12)のNチャネルトランジスタ(16)のソースと直列接続されるとともに、ソースをグランド接続されたNチャネルトランジスタ(20)と、反転信号を生成する反転信号生成部(26)と、この生成された反転信号をNチャネルトランジスタ(20)のゲート入力として入力可能な反転信号線(25)と、メモリ素子(10)へのデータ書き込みに際して、転送ゲート(17)に転送制御信号が入力されるより前に、反転信号がNチャネルトランジスタ(20)に入力されるように調整する調整部(16)とをそなえて構成することにより、書込み時にはデータを書込み易い一方で、ソフトエラー耐性を向上させる。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)