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1. (WO2007086601) CIRCUIT DE REGISTRE À DÉCALAGE ET DISPOSITIF DE COMMANDE D'AFFICHAGE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/086601    N° de la demande internationale :    PCT/JP2007/051655
Date de publication : 02.08.2007 Date de dépôt international : 25.01.2007
CIB :
G11C 19/00 (2006.01), G11C 19/28 (2006.01)
Déposants : CASIO COMPUTER CO., LTD. [JP/JP]; 6-2, Hon-machi 1-chome, Shibuya-ku, Tokyo 151-8543 (JP) (Tous Sauf US).
MOROSAWA, Katsuhiko [JP/JP]; (US Seulement)
Inventeurs : MOROSAWA, Katsuhiko;
Mandataire : SUZUYE, Takehiko; c/o SUZUYE & SUZUYE, 1-12-9, Toranomon, Minato-ku, Tokyo 105-0001 (JP)
Données relatives à la priorité :
2006-017563 26.01.2006 JP
Titre (EN) SHIFT REGISTER CIRCUIT AND DISPLAY DRIVE DEVICE
(FR) CIRCUIT DE REGISTRE À DÉCALAGE ET DISPOSITIF DE COMMANDE D'AFFICHAGE
Abrégé : front page image
(EN)There is disclosed a shift register circuit including plural stages of signal holding circuits (FF' n) which are cascade-connected to hold a signal based on a supplied input signal, to output an output signal (out) based on the held signal based on the supplied input signal, and to supply the output signal as an input signal to a subsequent stage, each of the plural stages of signal holding circuits including an output circuit which is supplied with two types of clock signals consisting of a first clock signal (ck) and a second clock signal (ck' ), a timing of the second clock signal is delayed by a predetermined delay time with respect to a timing of applying the input signal (IN), which is supplied with a signal at a timing delayed by the delay time of the second clock signal from the timing of applying the input signal, and which outputs the output signal (OUT) at a timing responsive to the first clock signal. Also disclosed is a display drive device including the shift register circuit.
(FR)L'invention concerne un circuit de registre à décalage comprenant plusieurs étages de circuits de retenue de signal (FF'n) connectés en cascade pour retenir un signal sur la base d'un signal d'entrée appliqué, produire un signal de sortie (out) sur la base du signal retenu selon le signal d'entrée appliqué, et appliquer le signal de sortie comme signal d'entrée à un étage ultérieur. Chacun des multiples étages de circuits de retenue de signal comprend un circuit de sortie auquel sont appliqués deux types de signaux d'horloge, à savoir un premier signal d'horloge (ck) et un second signal d'horloge (ck'), la synchronisation du second signal d'horloge étant retardée selon un retard prédéterminé par rapport à celle du signal d'entrée (IN) appliqué; et produit le signal de sortie (OUT) à une synchronisation sensible au premier signal d'horloge. L'invention concerne aussi un dispositif de commande d'affichage comprenant le circuit de registre à décalage.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)