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1. (WO2007086304) DISPOSITIF SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/086304    N° de la demande internationale :    PCT/JP2007/050688
Date de publication : 02.08.2007 Date de dépôt international : 18.01.2007
CIB :
H01L 21/8247 (2006.01), H01L 27/115 (2006.01), H01L 29/788 (2006.01), H01L 29/792 (2006.01)
Déposants : NEC Corporation [JP/JP]; 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001 (JP) (Tous Sauf US).
TERAI, Masayuki [JP/JP]; (JP) (US Seulement)
Inventeurs : TERAI, Masayuki; (JP)
Mandataire : MARUYAMA, Takao; MARUYAMA PATENT OFFICE, SAM Build. 3floor, 38-23, Higashi-Ikebukuro 2-chome, Toshima-ku, Tokyo 1700013 (JP)
Données relatives à la priorité :
2006-015866 25.01.2006 JP
Titre (EN) SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING SAME
(FR) DISPOSITIF SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体装置および半導体装置の製造方法
Abrégé : front page image
(EN)A trap type memory element in which inflow of charges into a charge storage region from the outside, external diffusion of stored charges and outflow caused by a defect are suppressed. A gate conductor (6) is formed on a silicon substrate (1) through a multilayer insulating film consisting of a first gate insulating film (3), a charge storage layer (4), and a second gate insulating film (5). The multilayer insulating film (3-5) is projecting to the outside of the gate conductor (6) and extending below the outer end of a sidewall (8). The charge storage layer (4) has a high trap surface density region (4a) directly under the gate conductor, and a low trap surface density region (4b) on the outside of the gate conductor.
(FR)La présente invention concerne un élément mémoire de type piège dans lequel l’introduction de charges dans une zone d’accumulation de charges depuis l’extérieur, la diffusion externe des charges accumulées et l’évacuation causée par un défaut sont supprimées. Un conducteur de gâchette (6) est disposé sur un substrat de silicium (1) à travers une pellicule isolante multicouche constituée d'une première pellicule d'isolation de gâchette (3), d'une couche d'accumulation de charges (4), et d’une seconde pellicule d’isolation de gâchette (5). La pellicule isolante multicouche (3-5) se projette vers l'extérieur du conducteur de gâchette (6) et s'étend en dessous de l'extrémité externe d'une paroi latérale (8). La couche d’accumulation de charges (4) comporte une zone de densité de surface de piégeage élevée (4a) directement sous le conducteur de gâchette, et une zone de densité de surface de piégeage faible (4b) à l’extérieur du conducteur de gâchette.
(JA) トラップ型メモリ素子において、電荷蓄積領域への外部からの電荷流入および蓄積電荷の外部拡散や欠陥に起因した流出を抑制する。  シリコン基板1上に、第1のゲート絶縁膜3、電荷蓄積層4、第2のゲート絶縁膜5からなる積層絶縁膜を介してゲート導電体6形成する。積層絶縁膜(3~5)はゲート導電体6の外側に突出してサイドウォール8の外端部下まで延在している。電荷蓄積層4は、ゲート導電体直下の高トラップ面密度領域4aとゲート導電体外側の低トラップ面密度領域4bを有する。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)