WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2007086184) PROCÉDÉ DE RÉGULATION DE VALEUR DE CAPACITANCE D’UN CONDENSATEUR INTÉGRÉ DANS UN SUBSTRAT CÉRAMIQUE MULTICOUCHE, ET SUBSTRAT CÉRAMIQUE MULTICOUCHE ET SON PROCEDE DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/086184    N° de la demande internationale :    PCT/JP2006/323149
Date de publication : 02.08.2007 Date de dépôt international : 21.11.2006
CIB :
H01G 4/30 (2006.01), H01G 4/12 (2006.01)
Déposants : MURATA MANUFACTURING CO., LTD. [JP/JP]; 10-1, Higashikotari 1-chome, Nagaokakyo-shi, Kyoto 6178555 (JP) (Tous Sauf US).
OHGA, Satoshi [JP/JP]; (JP) (US Seulement).
SUGIMOTO, Yasutaka [JP/JP]; (JP) (US Seulement)
Inventeurs : OHGA, Satoshi; (JP).
SUGIMOTO, Yasutaka; (JP)
Mandataire : KOSHIBA, Masaaki; Koshiba Patent Office Nisshin Building 14-22, Shitennoji 1-chome Tennoji-ku, Osaka-shi Osaka5430051 (JP)
Données relatives à la priorité :
2006-021218 30.01.2006 JP
Titre (EN) METHOD FOR REGULATING CAPACITANCE VALUE OF BUILT-IN CAPACITOR IN MULTILAYERED CERAMIC SUBSTRATE, AND MULTILAYERED CERAMIC SUBSTRATE AND PROCESS FOR PRODUCING THE SAME
(FR) PROCÉDÉ DE RÉGULATION DE VALEUR DE CAPACITANCE D’UN CONDENSATEUR INTÉGRÉ DANS UN SUBSTRAT CÉRAMIQUE MULTICOUCHE, ET SUBSTRAT CÉRAMIQUE MULTICOUCHE ET SON PROCEDE DE FABRICATION
(JA) 多層セラミック基板の内蔵コンデンサの容量値調整方法、ならびに多層セラミック基板およびその製造方法
Abrégé : front page image
(EN)This invention provides a method which, in a multilayered ceramic substrate, can realize laser trimming of the capacitance value of a built-in capacitor with good accuracy without a significant change in an insulating resistance value between capacitor electrodes and a Q value of the capacitor. In a multilayered ceramic substrate (1) comprising a ceramic laminate (6) comprising a plurality of ceramic layers (3 to 5 layers) stacked on top of each other and a built-in capacitor (2), formed of a first capacitor electrode (7), a second capacitor electrode (8), and a dielectric glass ceramic layer (4), provided within the ceramic laminate (6), the capacitance value of the built-in capacitor (2) is regulated by laser trimming of the first capacitor electrode (7). In this case, the dielectric glass ceramic layer (4) is formed of a TiO2-based dielectric glass ceramic layer having a TiO2-containing dielectric grain content of 10 to 35% by volume.
(FR)La présente invention concerne un procédé qui, dans un substrat céramique multicouche, peut réaliser l’ajustement laser de la valeur de capacitance d’un condensateur intégré avec une bonne précision sans changement significatif de la valeur de résistance d’isolement entre les électrodes de condensateur et de la valeur Q du condensateur. Dans un substrat céramique multicouche (1) contenant un stratifié céramique (6) comprenant une pluralité de couches céramiques (3 à 5 couches) empilées les unes sur les autres et un condensateur intégré (2), constitué d’une première électrode de condensateur (7), d’une seconde électrode de condensateur(8), et d’une couche céramique de verre diélectrique (4), disposée dans le stratifié céramique (6), la valeur de capacitance du condensateur intégré (2) est régulée par ajustement laser de la première électrode de condensateur (7). Dans ce cas, la couche céramique de verre diélectrique (4) est formée d’une couche céramique de verre diélectrique à base de TiO2 présentant une teneur en grain diélectrique contenant du TiO2 de 10 à 35% en volume.
(JA) 多層セラミック基板において、コンデンサ電極間の絶縁抵抗値やコンデンサのQ値を大きく変化させることなく、内蔵コンデンサの容量値を精度良くレーザートリミングできる方法を提供する。  複数のセラミック層(3~5)を積層してなるセラミック積層体(6)内に、第1コンデンサ電極(7)、第2コンデンサ電極(8)および誘電体ガラスセラミック層(4)で形成された内蔵コンデンサ(2)を有する多層セラミック基板(1)について、内蔵コンデンサ(2)の容量値を、第1コンデンサ電極(7)のレーザートリミングによって調整する。この場合、誘電体ガラスセラミック層(4)を、TiOを含む誘電体グレインの含有割合が10~35体積%である、TiO系誘電体ガラスセラミック層から構成する。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)