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1. (WO2007061710) DECODEUR D'ADRESSE EMPIRIQUE A RETARD MONO-ETAGE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/061710    N° de la demande internationale :    PCT/US2006/044303
Date de publication : 31.05.2007 Date de dépôt international : 15.11.2006
Demande présentée en vertu du Chapitre 2 :    21.09.2007    
CIB :
G11C 8/10 (2006.01)
Déposants : ADVANCED MICRO DEVICES, INC. [US/US]; One AMD Place, Mail Stop 68, P.O.BOX 3453, Sunnyvale, CA 94088-3453 (US) (Tous Sauf US).
TSAI, Luke, Ming-mou [US/US]; (US) (US Seulement)
Inventeurs : TSAI, Luke, Ming-mou; (US)
Mandataire : DRAKE, Paul, S.; Advanced Micro Devices, Inc., 5204 East Ben White Boulevard, Mail Stop 562, Austin, TX 78741 (US).
EVE, Rosemary, M.; Brookes Batchellor LLP, 102-108 Clerkenwell Road, LONDON EC1M 5SA (GB)
Données relatives à la priorité :
11/287,907 28.11.2005 US
Titre (EN) UNI-STAGE DELAY SPECULATIVE ADDRESS DECODER
(FR) DECODEUR D'ADRESSE EMPIRIQUE A RETARD MONO-ETAGE
Abrégé : front page image
(EN)An address decoder. The address decoder includes a plurality of decoder circuits. Each decoder circuit includes a first stage including a first logic circuit having n-1 inputs, the n-1 inputs being a subset of n inputs conveyed to each decoder circuit. Each decoder circuit further includes a second stage having a second and third logic circuits. Both the second and third logic circuits receive an output provided by the first logic circuit. The second logic circuit also receives the other one of the n bits, while the third logic circuit receives its complement. The second and third logic circuits provide second and third outputs, respectively. The address decoder is configured to assert one of a plurality of address selection outputs by asserting one of the second or third outputs of one of the decoder circuits, while de-asserting both the second or third outputs of the other decoder circuits.
(FR)La présente invention concerne un décodeur d'adresses. Il est constitué d'une pluralité de circuits de décodage. Chaque circuit de décodage comporte un premier étage équipé d'un premier circuit logique à n-1 entrées, ces n-1 entrées étant un sous-ensemble des n entrées arrivant à chaque circuit de décodage. Chaque circuit de décodage comporte en outre un deuxième étage équipé d'un deuxième et d'un troisième circuits logiques. Ces deuxième et d'un troisième circuits logiques reçoivent une entrée fournie par le premier circuit logique. Le deuxième circuit logique reçoit également l'autre des n bits alors que le troisième circuit logique reçoit son complément. Les deuxième et d'un troisième circuits logiques fournissent des deuxième et troisième sorties. Le décodeur est configuré pour confirmer l'une des sorties de la pluralité de sorties de sélection d'adresse en confirmant une sortie parmi la deuxième et la troisième sorties de l'un des circuit de décodage, tout en infirmant les deuxième et troisième sorties des autres circuits de décodage.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)