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1. (WO2007060932) PROCESSEUR MULTIFIL ÉQUIPÉ D’UN CIRCUIT LOGIQUE DE RECONFIGURATION DYNAMIQUE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/060932    N° de la demande internationale :    PCT/JP2006/323177
Date de publication : 31.05.2007 Date de dépôt international : 21.11.2006
CIB :
G06F 9/46 (2006.01), G06F 9/54 (2006.01), G06F 15/80 (2006.01)
Déposants : MATSUSHITA ELECTRIC INDUSTRIAL CO., LTD. [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (Tous Sauf US).
MAEDA, Masaki; (US Seulement).
NISHIDA, Hideshi; (US Seulement).
WAKAYAMA, Yorihiko; (US Seulement)
Inventeurs : MAEDA, Masaki; .
NISHIDA, Hideshi; .
WAKAYAMA, Yorihiko;
Mandataire : NAKAJIMA, Shiro; 6F, Yodogawa 5-Bankan, 2-1, Toyosaki 3-chome, Kita-ku, Osaka-shi, Osaka 5310072 (JP)
Données relatives à la priorité :
2005-339946 25.11.2005 JP
Titre (EN) MULTI THREAD PROCESSOR HAVING DYNAMIC RECONFIGURATION LOGIC CIRCUIT
(FR) PROCESSEUR MULTIFIL ÉQUIPÉ D’UN CIRCUIT LOGIQUE DE RECONFIGURATION DYNAMIQUE
(JA) 動的再構成論理回路を有するマルチスレッドプロセッサ
Abrégé : front page image
(EN)A processor cyclically executes a plurality of threads by a time allocated for each of the threads. The processor stores cell configuration information on each operation cell corresponding to each of the threads for repeatedly executing different particular numbers of operation cells in rotation and successively reconfigures an operation cell which has completed the last operation in the time allocated for the current thread according to the cell configuration information on the operation cell corresponding to the next thread stored, so that the operation cell of the configuration corresponding to the next thread and the operation cell corresponding to the configuration of the current thread are simultaneously executed.
(FR)L’invention concerne un processeur exécutant cycliquement de multiples fils pendant une durée allouée à chacun des fils. Le processeur stocke des informations de configuration de cellule sur chaque cellule opérationnelle correspondant à chacun des fils de façon à exécuter en rotation de façon répétée des nombres particuliers différents de cellules opérationnelles et reconfigure successivement une cellule opérationnelle ayant achevé la dernière opération pendant la durée allouée au fil actuel en fonction des informations de configuration de cellule sur la cellule opérationnelle correspondant au fil suivant stocké, si bien que la cellule opérationnelle de la configuration correspondant au fil suivant et la cellule opérationnelle correspondant à la configuration du fil actuel sont exécutées simultanément.
(JA) 本発明に係るプロセッサは、複数のスレッドを巡回的に、各スレッドに割当てられた時間ずつ実行するプロセッサであって、各々異なる特定数の演算セルを順番に繰り返し実行する複数のスレッド各々に対応する、各演算セルのセル構成情報を記憶し、順次、現スレッドに割当てられた時間での最後の演算を終了した演算セルを、記憶している次スレッドに対応する当該演算セルのセル構成情報に基づき再構成させ、次スレッドに対応する構成の演算セルと現スレッドの構成に対応する演算セルとをそれぞれ同時に実行させる。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)