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1. (WO2007060815) DISPOSITIF MÉMOIRE SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/060815    N° de la demande internationale :    PCT/JP2006/321819
Date de publication : 31.05.2007 Date de dépôt international : 01.11.2006
CIB :
G11C 16/04 (2006.01), G11C 16/06 (2006.01)
Déposants : Sharp Kabushiki Kaisha [JP/JP]; 22-22, Nagaike-cho, Abeno-ku, Osaka-shi, Osaka 5458522 (JP) (Tous Sauf US).
YAMAMOTO, Kaoru [JP/--]; (US Seulement).
ITO, Nobuhiko [JP/--]; (US Seulement).
UEDA, Naoki [JP/--]; (US Seulement).
YAMAUCHI, Yoshimitsu [JP/--]; (US Seulement)
Inventeurs : YAMAMOTO, Kaoru; .
ITO, Nobuhiko; .
UEDA, Naoki; .
YAMAUCHI, Yoshimitsu;
Mandataire : MASAKI, Yoshifumi; Yodoyabashi NAO Bldg. 7F 3-6, Imabashi 4-chome Chuo-ku, Osaka-shi, Osaka 5410042 (JP)
Données relatives à la priorité :
2005-339727 25.11.2005 JP
Titre (EN) SEMICONDUCTOR MEMORY DEVICE
(FR) DISPOSITIF MÉMOIRE SEMI-CONDUCTEUR
(JA) 半導体記憶装置
Abrégé : front page image
(EN)There is provided a semiconductor memory device capable of reducing the affect of the source resistance of an adjacent memory cell on a selected memory cell. The semiconductor memory device is a virtual ground type semiconductor memory device equipped with a memory cell array in which nonvolatile memory cells each having a first electrode, a pair of second electrodes, and a charge holding portion are arranged in the row and the column direction to form a matrix. The semiconductor memory device comprises: a read circuit for selecting ,upon read, a pair of first and second bit lines connected to the selected cell to be read and applying a first and a second read voltage to the selected first and second bit lines, respectively so as to detect the magnitude of the memory cell current flowing through the selected memory cell in such a way that; a voltage applying means for applying the second read voltage to a second adjacent bit line on the opposite side from the first bit line adjacent to the selected second bit line; and a short-circuit means for short-circuiting between the selected second bit line and the second adjacent bit line.
(FR)La présente invention concerne un dispositif mémoire semi-conducteur capable de réduire l’influence de la résistance de source d'une cellule mémoire adjacente sur une cellule mémoire sélectionnée. Le dispositif mémoire semi-conducteur est un dispositif mémoire semi-conducteur de type terre virtuelle comportant une matrice de cellules mémoires dans laquelle des cellules mémoires non volatiles comportant chacune une première électrode, une paire de secondes électrodes et une partie de tenue de charge sont disposées dans les directions de lignes et de colonnes pour constituer une matrice. Le dispositif mémoire semi-conducteur comprend : un circuit de lecteur pour sélectionner, au moment de la lecture, une paire de première et seconde lignes de bits connectées à la cellule sélectionnée pour être lue et pour appliquer une première et une seconde tensions de lecture au première et seconde lignes de bits sélectionnées, respectivement de façon à détecter l'amplitude du courant de cellule mémoire circulant dans la cellule mémoire sélectionnée ; un moyen d’application de tension pour appliquer la seconde tension de lecture à une seconde ligne de bits adjacente sur le côté opposé de la première ligne de bits adjacente à la seconde ligne de bits sélectionnée ; et un moyen de court-circuit pour créer un court-circuit entre la seconde ligne de bits sélectionnée et la seconde ligne de bits adjacente.
(JA) 隣接メモリセルによる選択メモリセルに対するソース抵抗の影響を低減することができる半導体記憶装置を提供する。 第1電極と1対の第2電極と電荷保持部を有する不揮発性のメモリセルを、行及び列方向にマトリクス状に配列してなるメモリセルアレイを備えた仮想接地線型の半導体記憶装置であって、読み出し時において、読み出し対象の選択メモリセルに接続する1対の第1ビット線と第2ビット線を選択して、選択された第1ビット線に第1読み出し電圧を印加し、選択された第2ビット線に第2読み出し電圧を印加して、選択メモリセルに流れるメモリセル電流の大小を検知する読み出し回路と、選択された第2ビット線に隣接する第1ビット線と反対側に隣接する第2隣接ビット線に第2読み出し電圧を印加する電圧印加手段と、選択された第2ビット線と第2隣接ビット線とを短絡する短絡手段と、を有する。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)