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1. (WO2007056675) LOGIQUE ARITHMETIQUE ET DISPOSITIF DE SELECTION UTILISABLE DANS UN PROCESSEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/056675    N° de la demande internationale :    PCT/US2006/060500
Date de publication : 18.05.2007 Date de dépôt international : 02.11.2006
CIB :
G06F 9/355 (2006.01)
Déposants : QUALCOMM INCORPORATED [US/US]; 5775 Morehouse Drive, San Diego, California 92121 (US) (Tous Sauf US).
AHMED, Muhammad [US/US]; (US) (US Seulement).
INGLE, Ajay Anant [US/US]; (US) (US Seulement).
JAMIL, Sujat [BD/US]; (US) (US Seulement)
Inventeurs : AHMED, Muhammad; (US).
INGLE, Ajay Anant; (US).
JAMIL, Sujat; (US)
Mandataire : WADSWORTH, Philip R.; 5775 Morehouse Drive, San Diego, Califonia 92121 (US)
Données relatives à la priorité :
11/266,076 02.11.2005 US
Titre (EN) ARITHMETHIC LOGIC AND SHIFTING DEVICE FOR USE IN A PROCESSOR
(FR) LOGIQUE ARITHMETIQUE ET DISPOSITIF DE SELECTION UTILISABLE DANS UN PROCESSEUR
Abrégé : front page image
(EN)An arithmetic logic and shifting device is disclosed and includes an arithmetic logic unit that has a first input to receive a first operand from a first register port, a second input to receive a second operand from a second register port, and an output to selectively provide a memory address to a memory unit in a first mode of operation and to selectively provide an arithmetic output in a second mode of operation. Further, the arithmetic logic and shifting device includes a programmable shifter device that has a first input to receive data from the memory unit, a second input to receive the arithmetic output, a third input to receive an operation code of a computer execution instruction, and a shifted output to provide shifted data.
(FR)La présente invention concerne une logique arithmétique et un dispositif de sélection et comprend une unité de logique arithmétique qui possède une première entrée permettant de recevoir un premier opérande d'un premier port de registre et, une deuxième entrée permettant de recevoir un deuxième opérande d'un deuxième port de registre et, une sortie permettant de fournir sélectivement une adresse de mémoire à une unité mémoire dans un premier mode de fonctionnement. Par ailleurs, cette logique arithmétique et ce dispositif de sélection comprennent un dispositif de sélection programmable qui possède une première entrée permettant de recevoir des données de l'unité mémoire, une deuxième entrée permettant de recevoir la sortie arithmétique, une troisième entrée permettant de recevoir un code de fonctionnement d'une instruction d'exécution d'ordinateur et une sortie sélectionnée permettant de fournir les données sélectionnées.
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)