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1. (WO2007055053) CIRCUIT DE REGLAGE DE DECALAGE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2007/055053    N° de la demande internationale :    PCT/JP2006/314983
Date de publication : 18.05.2007 Date de dépôt international : 28.07.2006
Demande présentée en vertu du Chapitre 2 :    10.09.2007    
CIB :
H04N 5/18 (2006.01), H04N 5/357 (2011.01)
Déposants : MATSUSHITA ELECTRIC INDUSTRIAL CO., LTD. [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (Tous Sauf US).
FUNABASHI, Masami; (US Seulement)
Inventeurs : FUNABASHI, Masami;
Mandataire : MAEDA, Hiroshi; Osaka-Marubeni Bldg. 5-7, Hommachi 2-chome Chuo-ku, Osaka-shi Osaka 541-0053 (JP)
Données relatives à la priorité :
2005-329037 14.11.2005 JP
Titre (EN) OFFSET ADJUSTING CIRCUIT
(FR) CIRCUIT DE REGLAGE DE DECALAGE
(JA) オフセット調整回路
Abrégé : front page image
(EN)An AD output average value calculation circuit (103) calculates an average value of output values of 16 pixels from an AD convert (102). A subtractor (105) calculates a value of difference between the average value and a first AD output reference value. An offset correction value is obtained by integrating the value of difference by a digital integration circuit having a data holding circuit (108) and a subtractor (109). A clip circuit (106) selectively uses an analog offset correction and a digital offset correction according to the value of difference. The analog offset correction is performed by generating an offset correction voltage generated from the offset correction value by a DA converter (111) and an offset voltage generating circuit (112) and correcting the offset of an amplifier (101). The digital offset is performed by adding a predetermined value to an output value of the AD converter (102) by an adder (113b), thereby correcting the offset value.
(FR)La présente invention concerne un circuit de calcul de valeur moyenne de sortie analogique-numérique (103), lequel circuit calcule une valeur moyenne de valeurs de sortie de 16 pixels provenant d'un convertisseur analogique numérique (102). Un soustracteur (105) calcule une valeur de la différence entre la valeur moyenne et une première valeur de référence de sortie analogique-numérique. Une valeur de correction de décalage est obtenue par intégration de la valeur de la différence par un circuit d'intégration numérique comprenant un circuit de maintien de données 108) et un soustracteur (109). Un circuit d'écrêtage (106) utilise sélectivement une correction de décalage analogique et une correction de décalage numérique en fonction de la valeur de la différence. La correction de décalage analogique est exécutée par production d'une tension de correction de décalage générée à partir de la valeur de correction de décalage par un convertisseur analogique-numérique (111) et un circuit de génération de tension de décalage (112), puis par correction du décalage d'un amplificateur (101). Le décalage numérique est exécuté par ajout d'une valeur prédéterminée à une valeur de sortie du convertisseur analogique-numérique (102) par un additionneur (113b), ce qui permet de corriger la valeur de décalage.
(JA)AD変換器102からの16画素分の出力値の平均値をAD出力平均値演算回路103で求め、前記平均値と第1のAD出力基準値との差の値を減算器105で求める。前記差の値をデータ保持回路108と減算器109からなるデジタル積分回路で積分して得たオフセット補正値から、DA変換器111とオフセット電圧発生回路112とによってオフセット補正電圧を発生させ、増幅器101のオフセットを補正するアナログオフセット補正と、AD変換器102の出力値に所定の値を加算器113bで加算することによってオフセット量を補正するデジタルオフセットとを、前記差の値に応じて、クリップ回路106で使い分ける。
États désignés : AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
Office européen des brevets (OEB) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)